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dc.creator.IDSOUZA, D. C.pt_BR
dc.creator.Latteshttp://lattes.cnpq.br/8464956901652131pt_BR
dc.contributor.advisor1AGUIAR NETO, Benedito Guimarães.-
dc.contributor.advisor1IDAGUIAR NETO, B. Gpt_BR
dc.contributor.advisor1Latteshttp://lattes.cnpq.br/3405447548131544pt_BR
dc.contributor.advisor2NANIVER, Lírida alves de Barros.-
dc.contributor.advisor2IDNANIVER, L. A. B.pt_BR
dc.contributor.advisor2Latteshttp://lattes.cnpq.br/0544303806551530pt_BR
dc.contributor.referee1NANIVER, Jean-François.-
dc.contributor.referee2BARROS, Edna Natividade da Silva.-
dc.contributor.referee3SILVA, Ivan Saraiva.-
dc.contributor.referee4FREIRE, Raimundo Carlos Silvério.-
dc.contributor.referee5BARROS, Marcelo Alves de.-
dc.description.resumoEste trabalho tem como objetivo propor um algoritmo de particionamento hardware/software otimizado. Trabalha-se com a hipótese de que algumas características específicas de certos algoritmos já publicados possam ser combinadas vantajosamente, levando ao aprimoramento de um algoritmo de particionamento de base, e conseqüentemente dos sistemas heterogêneos gerados por ele. O conjunto de otimizações propostas para serem realizadas nesse novo algoritmo consiste de: generalização das arquiteturas-alvo candidatas com a inclusão de FPGA’s para o particionamento, consideração precisa dos custos e potências das funções mapeadas em hardware, agendamento de sistemas com hardware reconfigurável dinamicamente, e consideração de múltiplas alternativas de implementação de um nó de aplicação em um mesmo processador. Essas otimizações são implementadas em sucessivas versões do algoritmo de particionamento proposto, que são testadas com duas aplicações de processamento de sinais. Os resultados do particionamento demonstram o efeito de cada otimização na qualidade do sistema heterogêneo obtido.pt_BR
dc.publisher.countryBrasilpt_BR
dc.publisher.departmentCentro de Engenharia Elétrica e Informática - CEEIpt_BR
dc.publisher.programPÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICApt_BR
dc.publisher.initialsUFCGpt_BR
dc.subject.cnpqEngenharia Elétricapt_BR
dc.subject.cnpqEngenharia de Softwarept_BR
dc.titleAlgoritmo de particionamento aplicado a sistemas dinamicamente reconfiguráveis em telecomunicações.pt_BR
dc.date.issued2006-12-
dc.description.abstractThis work’s goal is to propose an optimized hardware/software partitioning algorithm. We work on the hypothesis that some specific features of certain published algorithms can be advantageously combined for the improvement of a base partitioning algorithm, and of its generated heterogeneous systems. The set of optimizations proposed for the achievement of this new algorithm encompass: generalization of candidate target architectures with the inclusion of FPGA’s for the partitioning, precise consideration of functions’ implementation costs and power consumptions in hardware, manipulation of systems with dynamically reconfigurable hardware, and consideration of multiple implementation alternatives for an application node in a given processor. These optimizations are implemented in successive versions of the proposed partitioning algorithm, which are tested with two signal processing applications. The partitioning results demonstrate the effect of each optimization on the achieved heterogeneous system quality.pt_BR
dc.description.abstractResumé: Cette thèse a pour but de proposer un algorithme de partitionnement matériel/logiciel optimisé. On travaille sur l’hypothèse de que quelques caractéristiques spécifiques à certains algorithmes déjà publiés puissent être combinées de façon avantageuse, menant à l’amélioration d’un algorithme de partitionnement de base et, par conséquence, des systèmes hétérogènes générés par cet algorithme. L’ensemble d’optimisations proposées pour être réalisées dans ce nouvel algorithme consiste en: généralisation des architecturescible candidates avec l’ajout de FPGA’s pour le partitionnement, considération précise des coûts et puissances des fonctions allouées en matériel, ordonnancement de systèmes au matériel dynamiquement reconfigurable, et prise en compte de plusieurs alternatives d’implémentation d’un noeud d’application dans un même processeur. Ces optimisations sont implémentées en versions successives de l’algorithme de partitionnement proposé, lesquelles sont testées avec deux applications de traitement du signal. Les résultats du partitionnement démontrent l’effet de chaque optimisation sur la qualité du système hétérogène obtenu.pt_BR
dc.identifier.urihttp://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/1280-
dc.date.accessioned2018-07-27T17:11:09Z-
dc.date.available2018-07-27-
dc.date.available2018-07-27T17:11:09Z-
dc.typeTesept_BR
dc.subjectAlgoritmo de particionamentopt_BR
dc.subjectSistema dinamicamente reconfiguráveis - comunicaçãopt_BR
dc.subjectSistemas eletrônicospt_BR
dc.subjectParticionamento de aplicaçõespt_BR
dc.subjectPerfinamento de nós hardware e softwarept_BR
dc.subjectPartitioning algorithmpt_BR
dc.subjectAlgorithme de partitionnementpt_BR
dc.rightsAcesso Abertopt_BR
dc.creatorSOUZA, Daniel Cardoso de.-
dc.publisherUniversidade Federal de Campina Grandept_BR
dc.languageporpt_BR
dc.title.alternativeExistence of global attractor for an evolving equation with convolution.pt_BR
dc.title.alternativeExistence d'un attracteur global pour une équation en évolution avec convolution.pt_BR
dc.description.sponsorshipCapespt_BR
dc.identifier.citationSOUZA, Daniel Cardoso de. Algoritmo de particionamento aplicado a sistemas dinamicamente reconfiguráveis em telecomunicações. 2006. 171f. (Tese de Doutorado em Engenharia Elétrica), Programa de Pós-graduação em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2006..pt_BR
Appears in Collections:Doutorado em Engenharia Elétrica.

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