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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18874| Title: | Ambiente de verificação funcional de um IP-core em UVM. |
| Other Titles: | Functional verification environment of an IP-core in UVM. |
| ???metadata.dc.creator???: | CARVALHO, Henry de Lima. |
| ???metadata.dc.contributor.advisor1???: | SANTOS JÚNIOR, Gutemberg Gonçalves dos. |
| ???metadata.dc.contributor.referee1???: | MORAIS, Marcos Ricardo Alcântara. |
| Keywords: | Verificação funcional;UVM;Universal Verification Methodology - UVM;Testbench;IP-Core;Fluxo de hardware;Register Transfer Level - RTL;Transaction Level Modeling - TLM;Functional verification;Universal Verification Methodology - UVM;Hardware flow |
| Issue Date: | Dec-2018 |
| Publisher: | Universidade Federal de Campina Grande |
| Citation: | CARVALHO, Henry de Lima. Ambiente de verificação funcional de um IP-core em UVM. 2018. 61f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2018. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18874 |
| ???metadata.dc.description.resumo???: | A verificação funcional é uma etapa fundamental no projeto e concepção de um bloco de circuito integrado digital dedicado, também conhecido como IP-Core, impedindo que falhas e erros de implementação cheguem ao design físico e atinjam o consumidor final, comprometendo o correto funcionamento do componente. UVM é uma metodologia composta de uma biblioteca de classes em SystemVerilog que permite a modelagem de um ambiente de testes a nível de transações possibilitando o reuso em diversos IP’s. Por se tratar de uma metodologia bastante consolidada e amplamente utilizada tanto no âmbito profissional como acadêmico, foram descritos de forma sistemática os procedimentos de implementação de um ambiente voltado para a verificação funcional de um IP genérico em UVM, demonstrando sua funcionalidade. |
| Abstract: | Functional Verification is a major stage in dedicated digital integrated circuits design, also known as IP-Core, avoiding implementation mistakes and flaws to reach the physical design and the final client as well, compromising the correct functionalities of the component. UVM is a methodology composed by a library of SystemVerilog classes that allow a transaction level modeling environment test, making possible it’s reuse in many IP’s. Once being a well-established and largely used methodology such in industrial design as academic environments, it was described in a systematic way a verification environment implementation procedures in UVM for a generic IP, demonstrating it’s fuctionality. |
| Keywords: | Verificação funcional UVM Universal Verification Methodology - UVM Testbench IP-Core Fluxo de hardware Register Transfer Level - RTL Transaction Level Modeling - TLM Functional verification Universal Verification Methodology - UVM Hardware flow |
| ???metadata.dc.subject.cnpq???: | Engenharia Elétrica. |
| URI: | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18874 |
| Appears in Collections: | Curso de Bacharelado em Engenharia Elétrica - CEEI - Monografias |
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| HENRY DE LIMA CARVALHO - TCC ENG. ELÉTRICA 2018.pdf | Henry de Lima Carvalho - TCC Eng. Elétrica 2018. | 747.65 kB | Adobe PDF | View/Open |
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