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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18874
Full metadata record
DC Field | Value | Language |
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dc.creator.ID | CARVALHO, H. L. | pt_BR |
dc.creator.Lattes | http://lattes.cnpq.br/9121439792575093 | pt_BR |
dc.contributor.advisor1 | SANTOS JÚNIOR, Gutemberg Gonçalves dos. | |
dc.contributor.advisor1ID | SANTOS JÚNIOR, G. G | pt_BR |
dc.contributor.advisor1Lattes | http://lattes.cnpq.br/0204301941083935 | pt_BR |
dc.contributor.referee1 | MORAIS, Marcos Ricardo Alcântara. | |
dc.contributor.referee1ID | MORAIS, M. R. A. | pt_BR |
dc.description.resumo | A verificação funcional é uma etapa fundamental no projeto e concepção de um bloco de circuito integrado digital dedicado, também conhecido como IP-Core, impedindo que falhas e erros de implementação cheguem ao design físico e atinjam o consumidor final, comprometendo o correto funcionamento do componente. UVM é uma metodologia composta de uma biblioteca de classes em SystemVerilog que permite a modelagem de um ambiente de testes a nível de transações possibilitando o reuso em diversos IP’s. Por se tratar de uma metodologia bastante consolidada e amplamente utilizada tanto no âmbito profissional como acadêmico, foram descritos de forma sistemática os procedimentos de implementação de um ambiente voltado para a verificação funcional de um IP genérico em UVM, demonstrando sua funcionalidade. | pt_BR |
dc.publisher.country | Brasil | pt_BR |
dc.publisher.department | Centro de Engenharia Elétrica e Informática - CEEI | pt_BR |
dc.publisher.initials | UFCG | pt_BR |
dc.subject.cnpq | Engenharia Elétrica. | pt_BR |
dc.title | Ambiente de verificação funcional de um IP-core em UVM. | pt_BR |
dc.date.issued | 2018-12 | |
dc.description.abstract | Functional Verification is a major stage in dedicated digital integrated circuits design, also known as IP-Core, avoiding implementation mistakes and flaws to reach the physical design and the final client as well, compromising the correct functionalities of the component. UVM is a methodology composed by a library of SystemVerilog classes that allow a transaction level modeling environment test, making possible it’s reuse in many IP’s. Once being a well-established and largely used methodology such in industrial design as academic environments, it was described in a systematic way a verification environment implementation procedures in UVM for a generic IP, demonstrating it’s fuctionality. | pt_BR |
dc.identifier.uri | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18874 | |
dc.date.accessioned | 2021-05-18T21:22:04Z | |
dc.date.available | 2021-05-18 | |
dc.date.available | 2021-05-18T21:22:04Z | |
dc.type | Trabalho de Conclusão de Curso | pt_BR |
dc.subject | Verificação funcional | pt_BR |
dc.subject | UVM | pt_BR |
dc.subject | Universal Verification Methodology - UVM | pt_BR |
dc.subject | Testbench | pt_BR |
dc.subject | IP-Core | pt_BR |
dc.subject | Fluxo de hardware | pt_BR |
dc.subject | Register Transfer Level - RTL | pt_BR |
dc.subject | Transaction Level Modeling - TLM | pt_BR |
dc.subject | Functional verification | pt_BR |
dc.subject | Universal Verification Methodology - UVM | pt_BR |
dc.subject | Hardware flow | pt_BR |
dc.rights | Acesso Aberto | pt_BR |
dc.creator | CARVALHO, Henry de Lima. | |
dc.publisher | Universidade Federal de Campina Grande | pt_BR |
dc.language | por | pt_BR |
dc.title.alternative | Functional verification environment of an IP-core in UVM. | pt_BR |
dc.identifier.citation | CARVALHO, Henry de Lima. Ambiente de verificação funcional de um IP-core em UVM. 2018. 61f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2018. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18874 | pt_BR |
Appears in Collections: | Curso de Bacharelado em Engenharia Elétrica - CEEI - Monografias |
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HENRY DE LIMA CARVALHO - TCC ENG. ELÉTRICA 2018.pdf | Henry de Lima Carvalho - TCC Eng. Elétrica 2018. | 747.65 kB | Adobe PDF | View/Open |
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