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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18888
Full metadata record
DC Field | Value | Language |
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dc.creator.ID | MEDEIROS, J. L. P. | pt_BR |
dc.contributor.advisor1 | SANTOS JÚNIOR, Gutemberg Gonçalves dos. | |
dc.contributor.advisor1ID | SANTOS JÚNIOR, G. G | pt_BR |
dc.contributor.advisor1Lattes | http://lattes.cnpq.br/0204301941083935 | pt_BR |
dc.contributor.referee1 | MORAIS, Marcos Ricardo Alcântara. | |
dc.contributor.referee1ID | MORAIS, M. R. A. | pt_BR |
dc.description.resumo | O ciclo de projeto dos chips consiste em diferentes etapas consecutivas, desde a síntese de alto nível até a sua fabricação. O design físico é o processo de transformar uma descrição de circuito em layout físico, que descreve a posição das células e as rotas para as interconexões entre elas. Neste trabalho, será explicado em detalhes cada etapa do design físico, passando pelas etapas iniciais de planejamento, especificações, otimizações e verificação, e em seguida, resultados envolvendo a aplicação desse fluxo de projeto em um bloco digital. | pt_BR |
dc.publisher.country | Brasil | pt_BR |
dc.publisher.department | Centro de Engenharia Elétrica e Informática - CEEI | pt_BR |
dc.publisher.initials | UFCG | pt_BR |
dc.subject.cnpq | Engenharia Elétrica. | pt_BR |
dc.title | Design físico de um IP. | pt_BR |
dc.date.issued | 2018 | |
dc.description.abstract | The chip design cycle consists of different consecutive steps, from high-level synthesis to production. Physical design is the process of transforming a circuit description into the physical layout, which describes the position of the cells and the routes to the interconnections between them. In this work, each stage of the physical design will be explained in detail, going through the initial stages of planning, specifications, optimizations and verification, and then results involving the application of this design flow in a digital block. | pt_BR |
dc.identifier.uri | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18888 | |
dc.date.accessioned | 2021-05-19T17:21:07Z | |
dc.date.available | 2021-05-19 | |
dc.date.available | 2021-05-19T17:21:07Z | |
dc.type | Trabalho de Conclusão de Curso | pt_BR |
dc.subject | Design físico - chips | pt_BR |
dc.subject | Chips | pt_BR |
dc.subject | Floorplanning | pt_BR |
dc.subject | Power planning | pt_BR |
dc.subject | Circuitos integrados digitais | pt_BR |
dc.subject | Implementação física de IPs | pt_BR |
dc.subject | Back-end | pt_BR |
dc.subject | Physical design - chips | pt_BR |
dc.subject | Digital integrated circuits | pt_BR |
dc.subject | Physical implementation of IPs | pt_BR |
dc.subject | Backend | pt_BR |
dc.rights | Acesso Aberto | pt_BR |
dc.creator | MEDEIROS, João Lucas Peixoto. | |
dc.publisher | Universidade Federal de Campina Grande | pt_BR |
dc.language | por | pt_BR |
dc.title.alternative | Physical design of an IP. | pt_BR |
dc.identifier.citation | MEDEIROS, João Lucas Peixoto. Design físico de um IP. 2018. 58f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2018. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18888 | pt_BR |
Appears in Collections: | Curso de Bacharelado em Engenharia Elétrica - CEEI - Monografias |
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JOÃO LUCAS PEIXOTO MEDEIROS - TCC ENG. ELÉTRICA 2018.pdf | João Lucas Peixoto Medeiros - TCC Eng. Elétrica 2018. | 4.63 MB | Adobe PDF | View/Open |
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