Implementação de gerador de Testbench UVM.

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DC Field	Value	Language
dc.creator.ID	ARRUDA, L. E. G.	pt_BR
dc.creator.Lattes	http://lattes.cnpq.br/2246036495266229	pt_BR
dc.contributor.advisor1	MORAIS, Marcos Ricardo Alcântara.
dc.contributor.advisor1ID	MORAIS, M. R. A.	pt_BR
dc.contributor.advisor1Lattes	http://lattes.cnpq.br/6425114303423453	pt_BR
dc.description.resumo	Pertencente a um ambiente com tempo de mercado restrito, a área da microeletrônica é constantemente desafiada para entrega de dispositivos nesses prazos limitados. Esse fato é ainda mais verdadeiro para o setor de verificação, que comumente ocupa 70% do tempo de projeto. Nesse contexto, o gerador de testbench UVM é desenvolvido como ferramenta de automatização para auxílio dos verificadores tanto no início de verificação de IPs quanto para realização de alterações de design.	pt_BR
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Centro de Engenharia Elétrica e Informática - CEEI	pt_BR
dc.publisher.initials	UFCG	pt_BR
dc.subject.cnpq	Engenharia Elétrica.	pt_BR
dc.title	Implementação de gerador de Testbench UVM.	pt_BR
dc.date.issued	2019-11-18
dc.description.abstract	Inserted in a restrict time-to-market environment, the microelectronics area is constantly challenged to deliver devices in this limited dedlines. This fact is even stronger for the verification sector, which usually accounts for 70% of the project duration. In this context, the UVM testbench generator is developed as an automation tool to help engineers on both IP verification kickoff and to account for design modifications.	pt_BR
dc.identifier.uri	http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059
dc.date.accessioned	2021-05-26T21:14:26Z
dc.date.available	2021-05-26
dc.date.available	2021-05-26T21:14:26Z
dc.type	Trabalho de Conclusão de Curso	pt_BR
dc.subject	Gerador de Testbench UVM	pt_BR
dc.subject	Microeletrônica	pt_BR
dc.subject	Python	pt_BR
dc.subject	UVM - Universal Verification Methodology	pt_BR
dc.subject	Universal Verification Methodology	pt_BR
dc.subject	UVM Testbench Generator	pt_BR
dc.subject	Microelectronics	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.creator	ARRUDA, Lucas Eliseu Gonçalves de.
dc.publisher	Universidade Federal de Campina Grande	pt_BR
dc.language	por	pt_BR
dc.title.alternative	Implementation of UVM Testbench generator.	pt_BR
dc.identifier.citation	ARRUDA, Lucas Eliseu Gonçalves de. Implementação de gerador de Testbench UVM. 2019. 52f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2019. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19059	pt_BR
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