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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19115
Full metadata record
DC Field | Value | Language |
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dc.creator.ID | QUEIROZ NETO, A. A | pt_BR |
dc.creator.Lattes | http://lattes.cnpq.br/2277494609703334 | pt_BR |
dc.contributor.advisor1 | SANTOS JÚNIOR, Gutemberg Gonçalves dos. | |
dc.contributor.advisor1ID | SANTOS JÚNIOR, G. G | pt_BR |
dc.contributor.advisor1Lattes | http://lattes.cnpq.br/0204301941083935 | pt_BR |
dc.description.resumo | Neste projeto, a arquitetura CVA6 RISC-V foi adaptada à extensão RISC-V Bitmanip. Uma nova unidade funcional foi construída a partir dos módulos de referência fornecidas pelo projeto RISC-V Bitmanip e inserida no estágio de execução do CVA6. Os estágios de decodificação e de leitura de operandos foram modificados para permitir o processamento do conjunto total de 103 instruções de manipulação de bits. | pt_BR |
dc.publisher.country | Brasil | pt_BR |
dc.publisher.department | Centro de Engenharia Elétrica e Informática - CEEI | pt_BR |
dc.publisher.initials | UFCG | pt_BR |
dc.subject.cnpq | Engenharia Elétrica. | pt_BR |
dc.title | Adaptação da arquitetura CVA6 RISC-V à extensão Bipmanit. | pt_BR |
dc.date.issued | 2020-12 | |
dc.description.abstract | In this project, the CVA6 RISC-V architecture was adapted to the RISCV Bitmanip extension. A new functional unit was designed based on the reference modules provided by the RISC-V Bitmanip project and inserted in the execute stage of CVA6. The instruction-decode and issue stages were modified to allow processing of the total set of 103 bitmanip instructions. | pt_BR |
dc.identifier.uri | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19115 | |
dc.date.accessioned | 2021-05-28T16:48:15Z | |
dc.date.available | 2021-05-28 | |
dc.date.available | 2021-05-28T16:48:15Z | |
dc.type | Trabalho de Conclusão de Curso | pt_BR |
dc.subject | Arquitetura CVA6 RISC-V | pt_BR |
dc.subject | Extensão Bitmanip | pt_BR |
dc.subject | RISC-V Bitmanip | pt_BR |
dc.subject | CVA6 | pt_BR |
dc.subject | Manipulação de bits | pt_BR |
dc.subject | System Verilog | pt_BR |
dc.subject | Processador bitmanip | pt_BR |
dc.subject | CVA6 RISC-V Architecture | pt_BR |
dc.subject | Bitmanip extension | pt_BR |
dc.subject | Bit manipulation | pt_BR |
dc.subject | Bitmanip processor | pt_BR |
dc.rights | Acesso Aberto | pt_BR |
dc.creator | QUEIROZ NETO, Abdias Aires de. | |
dc.publisher | Universidade Federal de Campina Grande | pt_BR |
dc.language | por | pt_BR |
dc.title.alternative | Adaptation of the CVA6 RISC-V architecture to the Bipmanit extension. | pt_BR |
dc.identifier.citation | QUEIROZ NETO, Abdias Aires de. Adaptação da arquitetura CVA6 RISC-V à extensão Bitmanip. 2020. 24f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2020. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19115 | pt_BR |
Appears in Collections: | Curso de Bacharelado em Engenharia Elétrica - CEEI - Monografias |
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ABDIAS AIRES DE QUEIROZ NETO - TCC ENG. ELÉTRICA 2020.pdf | Abdias Aires de Queiroz Neto - TCC Eng. Elétrica 2020. | 448.17 kB | Adobe PDF | View/Open |
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