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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19621
Title: | Desenvolvimento de um gerador de modelos de referência para compiladores de memória. |
Other Titles: | Development of a reference model generator for memory compilers. |
???metadata.dc.creator???: | CAVALCANTE, Victor de Sousa. |
???metadata.dc.contributor.advisor1???: | LIMA, Antônio Marcus Nogueira. |
???metadata.dc.contributor.referee1???: | MORAIS, Marcos Ricardo Alcântara. |
Keywords: | Estágio em Engenharia Elétrica;ARM;Advanced RISC Machines LTD;Microeletrônica;Microprocessadores;Arquitetura de sistemas digitais;Compilador de memória;Verificação formal;Verificação funcional;Verilog;Static Random Access Memory - SRAM;SRAM - Static Random Access Memory;Internship in Electrical Engineering;Microelectronics;Microprocessors;Digital Systems Architecture;Memory compiler;Formal verification;Functional verification;Verilog |
Issue Date: | May-2013 |
Publisher: | Universidade Federal de Campina Grande |
Citation: | CAVALCANTE, Victor de Sousa. Desenvolvimento de um gerador de modelos de referência para compiladores de memória. 2013. 87f. (Relatório de Estágio Integrado) Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2013. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19621 |
???metadata.dc.description.resumo???: | As memórias são um dos circuitos mais densos em número de transistores por unidade de área. A confiabilidade dos circuitos é um ponto muito importante e focado pelos projetistas de circuitos integrados. Com isso, os projetistas planejam mais tipos de simulações a serem executadas durante a fase de projeto do dispositivo. Um desses tipos de simulação utiliza modelos de referência descritos em Verilog para analisar a lógica do circuito. Atualmente, o fluxo de desenvolvimento de compiladores de memória da ARM possui alguns pontos fracos. Dentre os principais, destaca-se a ausência de uma cobertura funcional completa e o tempo de alteração dos complexos modelos de referência em Verilog atuais. O objetivo principal deste estágio foi propor um novo modo de descrever os modelos de referência, eliminando as suas fraquezas anteriormente citadas. Outro foco do trabalho foi o de encontrar uma ferramenta alternativa para o ESP-CV, devido a dificuldades internas enfrentadas pela empresa. Inicialmente, foi realizada a concepção de um modelo simples com o intuito de avaliar a viabilidade desse tipo de modelo. Posteriormente, o novo gerador de modelos de referência de uma arquitetura foi desenvolvido e avaliado, destacando suas vantagens e desvantagens. Assim, os mesmos procedimentos foram repetidos para outra arquitetura. Com isso, uma avaliação mais precisa foi realizada para esta nova metodologia através de um estudo mais detalhado dos resultados. Por fim, os objetivos principais foram alcançados com um novo fluxo de desenvolvimento proposto. Embora não tenha sido encontrado um substituto ideal para o ESP-CV, foi utilizada a verificação formal com o Conformal para os modelos de circuitos digitais. Os módulos analógicos continuam sendo simulados com o mesmo software. |
Abstract: | Memories are one of the densest electronic circuits in respect to the number of transistors per unit area. The reliability of new circuits has been a very important point for designers of integrated circuits. Therefore, they plan to deal with a wider sort of simulations to be executed during the phase of design of this device. One of these sorts of simulations uses reference models written in Verilog to analyze the circuit logic. Nowadays, the design flow of ARM memory compilers has some weaknesses. Among those weaknesses, it will be treated here the absence of a complete functional verification and the level of complexity to modify the current Verilog reference models. The main goal of this internship is to propose a different way of writing Verilog reference models, suppressing those weaknesses. This internship also aims to find an alternative software to the ESP-CV due to internal affairs faced by the company. Firstly, a concept of a simple model was made to evaluate the viability of this sort of model. A reference model generator for the same architecture was afterward developed and its advantages and disadvantages evaluated. Thereafter, the same proceedings were made to a different architecture. Therefore, a better evaluation for this new methodology was acquired through a more detailed study. Finally, the purpose of a new design flow has brought the possibility to reach the main targets. Although a substitute for the ESP-CV was not found, the Conformal was used to formally verify the digital circuits. The analog ones continue being verified by the same software. |
Keywords: | Estágio em Engenharia Elétrica ARM Advanced RISC Machines LTD Microeletrônica Microprocessadores Arquitetura de sistemas digitais Compilador de memória Verificação formal Verificação funcional Verilog Static Random Access Memory - SRAM SRAM - Static Random Access Memory Internship in Electrical Engineering Microelectronics Microprocessors Digital Systems Architecture Memory compiler Formal verification Functional verification Verilog |
???metadata.dc.subject.cnpq???: | Engenharia Elétrica. |
URI: | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19621 |
Appears in Collections: | Curso de Bacharelado em Engenharia Elétrica - CEEI - Relatórios de Estágio |
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VICTOR DE SOUSA CAVALCANTE - RELATÓRIO DE ESTÁGIO ENG. ELÉTRICA 2013.pdf | Victor de Sousa Cavalcante - Relatório de Estágio Eng. Elétrica 2013. | 1.02 MB | Adobe PDF | View/Open |
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