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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/20994| Title: | Arquitetura RTL de um bloco OSD (On-Dcreen Display). |
| Other Titles: | RTL architecture of an OSD (On-Screen Display) block. |
| ???metadata.dc.creator???: | LIMA, Margareth Mee Gomes de. |
| ???metadata.dc.contributor.advisor1???: | SANTOS JÚNIOR, Gutemberg Gonçalves dos. |
| ???metadata.dc.contributor.referee1???: | MORAIS, Marcos Ricardo Alcântara. |
| Keywords: | Estágio em Engenharia Elétrica;Allegro DVT;Hardware;Register Transfer Level;On-screen display;Conversão de vídeo;Vídeo digital;Arquitetura RTL;Imagens YUVA;Conversão RGB-YUV;Internship in Electrical Engineering;Allegro DVT;Hardware;Register Transfer Level;On-screen display;Video conversion;Digital video;RTL architecture;YUVA images;RGB-YUV conversion |
| Issue Date: | May-2021 |
| Publisher: | Universidade Federal de Campina Grande |
| Citation: | LIMA, Margareth Mee Gomes de. Arquitetura RTL de um bloco OSD (On-Dcreen Display). 2021. 41f. (Relatório de Estágio Integrado) Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2021. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/20994 |
| ???metadata.dc.description.resumo???: | O presente relatório descreve as atividades desenvolvidas durante o período de estágio integrado realizado na Allegro DVT. A Allegro DVT atua na área de vídeo digital e possui diversas soluções para codificação e decodificação de vídeo. O estágio teve como objetivo o desenvolvimento da arquitetura RTL (Register Transfer Level) de um bloco OSD (On-Screen Display), responsável pela exibição de informações em vídeos, tais como logotipos, legendas, etc. Para tanto, foi realizado uma análise considerando as especificações exigidas e proposta uma arquitetura para o bloco OSD. Inicialmente, foi desenvolvido um modelo de referência em linguagem C, em seguida, esse modelo foi descrito em RTL. Realizou-se ainda o processo de validação do bloco utilizando testes unitários. Por fim, uma síntese foi feita para avaliação do bloco. |
| Abstract: | The present report describes the activities carried out during a 22-week intership at Allegro DVT. Allegro DVT works in the field of digital video and offers many solutions for video encoders and decoders. The goal of this internship is designing a RTL- Register Transfer Level architecture of an On-Screen Display, a hardware component in charge of displaying information on the video, such as logos, captions, etc. Initially, an analysis was made considering the required specifications and an architecture for the OSD component was proposed. Additionally, a reference model was developed in C language, then this model was described in RTL. The hardware component was validated using unit tests. Finally, a synthesis was made to evaluate the OSD. |
| Keywords: | Estágio em Engenharia Elétrica Allegro DVT Hardware Register Transfer Level On-screen display Conversão de vídeo Vídeo digital Arquitetura RTL Imagens YUVA Conversão RGB-YUV Internship in Electrical Engineering Allegro DVT Hardware Register Transfer Level On-screen display Video conversion Digital video RTL architecture YUVA images RGB-YUV conversion |
| ???metadata.dc.subject.cnpq???: | Engenharia Elétrica. |
| URI: | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/20994 |
| Appears in Collections: | Curso de Bacharelado em Engenharia Elétrica - CEEI - Relatórios de Estágio |
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| MARGARETH MEE GOMES DE LIMA - RELATÓRIO DE ESTÁGIO ENG. ELÉTRICA 2021.pdf | Margareth Mee Gomes de Lima - Relatório de Estágio Eng. Elétrica 2021. | 558.17 kB | Adobe PDF | View/Open |
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