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  5. Curso de Bacharelado em Engenharia Elétrica - CEEI - Relatórios de Estágio
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dc.creator.IDLIMA, M. M. G.pt_BR
dc.creator.Latteshttp://lattes.cnpq.br/1598320836688065pt_BR
dc.contributor.advisor1SANTOS JÚNIOR, Gutemberg Gonçalves dos.
dc.contributor.advisor1IDSANTOS JÚNIOR, G. G.pt_BR
dc.contributor.advisor1Latteshttp://lattes.cnpq.br/0204301941083935pt_BR
dc.contributor.referee1MORAIS, Marcos Ricardo Alcântara.
dc.contributor.referee1IDMORAIS, M. R. A.pt_BR
dc.description.resumoO presente relatório descreve as atividades desenvolvidas durante o período de estágio integrado realizado na Allegro DVT. A Allegro DVT atua na área de vídeo digital e possui diversas soluções para codificação e decodificação de vídeo. O estágio teve como objetivo o desenvolvimento da arquitetura RTL (Register Transfer Level) de um bloco OSD (On-Screen Display), responsável pela exibição de informações em vídeos, tais como logotipos, legendas, etc. Para tanto, foi realizado uma análise considerando as especificações exigidas e proposta uma arquitetura para o bloco OSD. Inicialmente, foi desenvolvido um modelo de referência em linguagem C, em seguida, esse modelo foi descrito em RTL. Realizou-se ainda o processo de validação do bloco utilizando testes unitários. Por fim, uma síntese foi feita para avaliação do bloco.pt_BR
dc.publisher.countryBrasilpt_BR
dc.publisher.departmentCentro de Engenharia Elétrica e Informática - CEEIpt_BR
dc.publisher.initialsUFCGpt_BR
dc.subject.cnpqEngenharia Elétrica.pt_BR
dc.titleArquitetura RTL de um bloco OSD (On-Dcreen Display).pt_BR
dc.date.issued2021-05
dc.description.abstractThe present report describes the activities carried out during a 22-week intership at Allegro DVT. Allegro DVT works in the field of digital video and offers many solutions for video encoders and decoders. The goal of this internship is designing a RTL- Register Transfer Level architecture of an On-Screen Display, a hardware component in charge of displaying information on the video, such as logos, captions, etc. Initially, an analysis was made considering the required specifications and an architecture for the OSD component was proposed. Additionally, a reference model was developed in C language, then this model was described in RTL. The hardware component was validated using unit tests. Finally, a synthesis was made to evaluate the OSD.pt_BR
dc.identifier.urihttp://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/20994
dc.date.accessioned2021-09-03T18:17:07Z
dc.date.available2021-09-03
dc.date.available2021-09-03T18:17:07Z
dc.typeTrabalho de Conclusão de Cursopt_BR
dc.subjectEstágio em Engenharia Elétricapt_BR
dc.subjectAllegro DVTpt_BR
dc.subjectHardwarept_BR
dc.subjectRegister Transfer Levelpt_BR
dc.subjectOn-screen displaypt_BR
dc.subjectConversão de vídeopt_BR
dc.subjectVídeo digitalpt_BR
dc.subjectArquitetura RTLpt_BR
dc.subjectImagens YUVApt_BR
dc.subjectConversão RGB-YUVpt_BR
dc.subjectInternship in Electrical Engineeringpt_BR
dc.subjectAllegro DVTpt_BR
dc.subjectHardwarept_BR
dc.subjectRegister Transfer Levelpt_BR
dc.subjectOn-screen displaypt_BR
dc.subjectVideo conversionpt_BR
dc.subjectDigital videopt_BR
dc.subjectRTL architecturept_BR
dc.subjectYUVA imagespt_BR
dc.subjectRGB-YUV conversionpt_BR
dc.rightsAcesso Abertopt_BR
dc.creatorLIMA, Margareth Mee Gomes de.
dc.publisherUniversidade Federal de Campina Grandept_BR
dc.languageporpt_BR
dc.title.alternativeRTL architecture of an OSD (On-Screen Display) block.pt_BR
dc.identifier.citationLIMA, Margareth Mee Gomes de. Arquitetura RTL de um bloco OSD (On-Dcreen Display). 2021. 41f. (Relatório de Estágio Integrado) Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2021. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/20994pt_BR
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