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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/21031
Full metadata record
DC Field | Value | Language |
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dc.creator.ID | VALE, K. D. | pt_BR |
dc.creator.Lattes | http://lattes.cnpq.br/3449953507912665 | pt_BR |
dc.contributor.advisor1 | MORAIS, Marcos Ricardo Alcântara. | |
dc.contributor.advisor1ID | MORAIS, M. R. A. | pt_BR |
dc.contributor.advisor1Lattes | http://lattes.cnpq.br/6425114303423453 | pt_BR |
dc.contributor.referee1 | SANTOS JÚNIOR, Gutemberg Gonçalves dos. | |
dc.description.resumo | Para a metodologia UVM, foi deĄnida uma biblioteca de classes e propostas arquiteturas para a codiĄcação do ambiente de veriĄcação. Visando criar uma ferramenta facilitadora de acesso à registradores, o método RAL foi desenvolvido. Esta se baseia na descrição de um modelo de bloco de memória, por meio do uso de classes pré deĄnidas, e na aplicação das funções fornecidas pelas classes bases. | pt_BR |
dc.publisher.country | Brasil | pt_BR |
dc.publisher.department | Centro de Engenharia Elétrica e Informática - CEEI | pt_BR |
dc.publisher.initials | UFCG | pt_BR |
dc.subject.cnpq | Engenharia Elétrica. | pt_BR |
dc.title | RAL - Register Abstraction Layer. | pt_BR |
dc.date.issued | 2021 | |
dc.description.abstract | To the UVM methodology, was deĄned a library of classes and suggested architectures to code a veriĄcation enviroment. Aiming to develop a tool to make easier the access of registers, the RAL method was created. This is based in a block memory model description, using the pré deĄned classes, and the execution of the functions provided from the classes. | pt_BR |
dc.identifier.uri | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/21031 | |
dc.date.accessioned | 2021-09-08T20:13:05Z | |
dc.date.available | 2021-09-08 | |
dc.date.available | 2021-09-08T20:13:05Z | |
dc.type | Trabalho de Conclusão de Curso | pt_BR |
dc.subject | Register Abstraction Layer | pt_BR |
dc.subject | Desenvolvimento de hardware | pt_BR |
dc.subject | Universal verification methodology | pt_BR |
dc.subject | Metodologia de verificação | pt_BR |
dc.subject | Hardware development | pt_BR |
dc.subject | Verification Methodology | pt_BR |
dc.rights | Acesso Aberto | pt_BR |
dc.creator | VALE, Kelvin Dantas. | |
dc.publisher | Universidade Federal de Campina Grande | pt_BR |
dc.language | por | pt_BR |
dc.title.alternative | RAL - Register Abstraction Layer. | pt_BR |
dc.identifier.citation | VALE, Kelvin Dantas. RAL - Register Abstraction Layer. 2021. 37f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2021. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/21031 | pt_BR |
Appears in Collections: | Curso de Bacharelado em Engenharia Elétrica - CEEI - Monografias |
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