1. Biblioteca Digital de Teses e Dissertações da UFCG
  2. Campus Campina Grande | Centro de Engenharia Elétrica e Informática - CEEI
  3. PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA
  4. Mestrado em Engenharia Elétrica.
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dc.creator.IDCOSTA FILHO.pt_BR
dc.creator.IDAntonio Agripino da.pt_BR
dc.creator.Latteshttp://lattes.cnpq.br/9580127654188398pt_BR
dc.contributor.advisor1LIMA, Antonio Marcus Nogueira.-
dc.contributor.advisor1IDLIMA, A. M. N.pt_BR
dc.contributor.advisor1IDLima, A.M.N.pt_BR
dc.contributor.advisor1IDLIMA AMN.pt_BR
dc.contributor.advisor1Latteshttp://lattes.cnpq.br/2237395961717699pt_BR
dc.contributor.advisor2MORAIS, Marcos Ricardo De Alcantara.-
dc.contributor.advisor2IDMORAIS, M. R. A.pt_BR
dc.contributor.advisor2IDMORAIS, MARCOS R. A.pt_BR
dc.contributor.advisor2IDMORAIS, M.R.A.pt_BR
dc.contributor.advisor2Latteshttp://lattes.cnpq.br/6425114303423453pt_BR
dc.contributor.referee1NETO, José Sérgio da Rocha.-
dc.contributor.referee1IDROCHA NETO, J. S.pt_BR
dc.contributor.referee1IDRocha Neto, J. S. da.pt_BR
dc.contributor.referee1IDROCHA NETO, J S DA.pt_BR
dc.contributor.referee1Latteshttp://lattes.cnpq.br/9085919442313408pt_BR
dc.contributor.referee2MELCHER, Elmar Uwe Kurt.-
dc.contributor.referee2IDMELCHER, E. U. K.pt_BR
dc.contributor.referee2IDMELCHER, ELMAR UWE KURT.pt_BR
dc.contributor.referee2IDUWE KURT MELCHER, ELMAR.pt_BR
dc.contributor.referee2Latteshttp://lattes.cnpq.br/2995510206880397pt_BR
dc.description.resumoNeste trabalho foi projetado um conversor analógico-digital baseado na técnica de aproximação sucessiva e num regime monotônico de chaveamento capacitivo. O conversor analógicodigital foi concebido para operar no modo assíncrono e utilizar um comparador dinâmico double-tail. Foi utilizado um kit de processo da tecnologia (PDK) de 180 nm e uma ferramenta automática de projeto de circuitos eletrônicos analógicos. O fluxo de projeto contemplou as seguintes etapas: concepção dos circuitos, dimensionamento dos componentes, simulações em regime estacionário e regime dinâmico (em nível de esquemático e em nível de leiaute), além de avaliações de funcionalidade e de desempenho. Projetou-se um circuito de tensão de referência baseado na topologia beta multiplier voltage reference para ser usado com o conversor analógico-digital. Desse circuito de tensão de referência obteve-se 1,2 V, exibindo uma taxa de rejeição de fonte de alimentação em 1 kHz de -54,47 dB e um coeficiente de temperatura de 23,99 ppm/°C na faixa de -40 °C a 175 °C; esses valores foram obtidos a partir de simulações em nível de leiaute. O desenvolvimento do conversor foi feito em nível de esquemático, usando-se um comparador dinâmico double-tail com entradas do tipo PMOS, capacitores do tipo metal-isolador-metal (usou-se capacitores unitários de 5,36 fF - valor mínimo disponível no PDK) e a topologia bootstrap para o circuito de entrada do conversor. O conversor analógico-digital é alimentado com 1,8 V, opera a uma taxa de conversão de 30 MHz, converte sinais diferenciais de entrada (≤ 3,4 V) com resolução de 10 bits codificados em excesso de K e apresenta um consumo médio de 1,14 mW na conversão de um sinal de entrada de 14,74 MHz; esses valores foram obtidos a partir de simulações em nível de esquemático. Os resultados apresentados corroboram a corretude do fluxo de projeto utilizado, bem como a exequibilidade do conversor analógico-digital projetado, em termos de resolução (10 bits), de taxa de conversão (30 MHz) e de consumo médio (1,14 mW).-
dc.publisher.countryBrasilpt_BR
dc.publisher.departmentCentro de Engenharia Elétrica e Informática - CEEIpt_BR
dc.publisher.programPÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICApt_BR
dc.publisher.initialsUFCGpt_BR
dc.subject.cnpqEngenharia Elétricapt_BR
dc.titleProjeto de um conversor analógico-digital por aproximação sucessiva com regime monotônico de chaveamento capacitivo.pt_BR
dc.date.issued2019-07-15-
dc.identifier.urihttp://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/26802-
dc.date.accessioned2022-08-31T17:18:53Z-
dc.date.available2022-08-31-
dc.date.available2022-08-31T17:18:53Z-
dc.typeDissertaçãopt_BR
dc.subjectConversor Analógico-Digitalpt_BR
dc.subjectChaveamento Monotônicopt_BR
dc.subjectModo Assíncronopt_BR
dc.subjectMicroeletrônicapt_BR
dc.subjectAnalog-Digital Converterpt_BR
dc.subjectMonotonic Switchingpt_BR
dc.subjectAsynchronous Modept_BR
dc.subjectMicroelectronicspt_BR
dc.rightsAcesso Abertopt_BR
dc.creatorCOSTA FILHO, Antonio Agripino da.-
dc.publisherUniversidade Federal de Campina Grandept_BR
dc.languageporpt_BR
dc.title.alternativeDesign of an analog-to-digital converter by successive approximation with monotonic capacitive switching regime.pt_BR
dc.identifier.citationCOSTA FILHO, Antonio Agripino da. Projeto de um conversor analógico-digital por aproximação sucessiva com regime monotônico de chaveamento capacitivo. 2019. 98 fl. Dissertação (Mestrado em Engenharia Elétrica), Programa de Pós-Graduação em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2019.pt_BR
dc.description.resumenIn this work, an analog-digital converter based on the successive approximation technique and a monotonic capacitive switching regime was designed. The analog-digital converter is designed to operate in asynchronous mode and use a double-tail dynamic comparator. A 180 nm process design kit (PDK) and an analog electronic circuit design automatic tool were used. The project flow included the following steps: circuit design, component sizing, steady state and dynamic simulations (schematic and layout level), as well as functionality and performance evaluations. A reference voltage circuit based on the beta multiplier voltage reference topology has been designed for use with the analog-digital converter. From this reference voltage circuit was obtained 1.2 V, exhibiting a 1 kHz power supply rejection rate of -54.47 dB and a temperature coefficient of 23.99 ppm/°C in the range of -40 °C at 175 °C; these values were obtained from layout level simulations. The converter was developed at the schematic level, using a double-tail dynamic comparator with PMOS inputs, metalisolator-metal capacitors (5.36 fF unit capacitors - minimum available value at PDK) and the bootstrap topology for the drive input circuit. The analog-digital converter is powered by 1.8 V, operates at a conversion rate of 30 MHz, converts input differential signals (≤ 3.4 V) with 10 bit encoded resolution in excess-K and has an average consumption of 1.14 mW in converting a 14.74 MHz input signal; these values were obtained from schematic level simulations. The results presented corroborate the correctness of the project flow used, as well as the feasibility of the projected analog-digital converter, in terms of resolution (10 bits), conversion rate (30 MHz) and average consumption (1.14 mW).-
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