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http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/3132
Full metadata record
DC Field | Value | Language |
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dc.creator.ID | BASTOS, W. A. | pt_BR |
dc.creator.Lattes | http://lattes.cnpq.br/9251558070735476 | - |
dc.contributor.advisor1 | PERKUSICH, Angelo. | - |
dc.contributor.advisor1ID | PERKUSICH, A. | pt_BR |
dc.contributor.advisor1Lattes | http://lattes.cnpq.br/9439858291700830 | pt_BR |
dc.contributor.referee1 | LIMA, Antonio Marcos Nogueira. | - |
dc.contributor.referee2 | BARROSO, Giovani Cordeiro. | - |
dc.description.resumo | As redes de Petri têm sido amplamente empregadas para modelagem, análise e controle de sistemas a eventos discretos. Atualmente muitos autores têm empregado a teoria de controle supervisório em conjunto com as redes de Petri, com o objetivo de buscar uma solução para a síntese de supervisores para sistemas a eventos discretos. Algumas destas abordagens solucionam o problema da síntese de supervisores, no entanto, enfrentam o problema da explosão de estados. Este trabalho introduz um algoritmo de síntese de supervisor para sistemas a eventos discretos, que baseia-se na verificação simbólica de modelos. O Algoritmo é validado através da utilização de duas ferramentas computacionais o PEP (Pragramming Enviroment based Petri Nets) e SMV (Simbolic Model Verifier). A verificação de modelo é realizada com base na redução da representação do espaço de estado através de Diagrama de Decisão Binário Ordenado (OBDD), que possibilita uma representação muito compacta de espaços de estados definidas por expressões booleanas. Neste trabalho os casos estudados são sistemas de produção. | pt_BR |
dc.publisher.country | Brasil | pt_BR |
dc.publisher.department | Centro de Engenharia Elétrica e Informática - CEEI | pt_BR |
dc.publisher.program | PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA | pt_BR |
dc.publisher.initials | UFCG | pt_BR |
dc.subject.cnpq | Engenharia Elétrica. | pt_BR |
dc.title | Síntese de supervisores através de verificação de modelo. | pt_BR |
dc.date.issued | 1999-05-10 | - |
dc.description.abstract | Petri nets have been extensively used to the modeling, analysis and control of discrete event systems. Nowadays different researchers use supervisory control theory together with aiming at the synthesis of supervisors for discrete event systems. Many approaches have been proposed in order to solve the synthesis problem, but all them face the problem of state explosion. This work introduces an algorithm to the synthesis of the supervisor for discrete event systems based on symbolic model checking. The introduced algorithm is validated using two different computational tools, namely PEP (Pragramming Enviroment based Petri Nets) and SMV (Simbolic Model Verifier). Model checking is carried on based on a Ordered Binary Decision Diagrams, that allow a compact representation of the state space based on boolean expressions. Also, in this work we apply the algorithm to two different production systems examples. | pt_BR |
dc.identifier.uri | http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/3132 | - |
dc.date.accessioned | 2019-03-14T12:05:56Z | - |
dc.date.available | 2019-03-14 | - |
dc.date.available | 2019-03-14T12:05:56Z | - |
dc.type | Dissertação | pt_BR |
dc.subject | Redes de Petri | pt_BR |
dc.subject | Teoria de controle supervisório | pt_BR |
dc.subject | Síntese de supervisores - sistemas | pt_BR |
dc.subject | Explosão de estados - sistemas | pt_BR |
dc.subject | Sistemas a eventos discretos | pt_BR |
dc.subject | Verificação simbólica de modelos - sistemas | pt_BR |
dc.subject | Pragramming Enviroment based Petri Nets) - PEP | pt_BR |
dc.subject | Simbolic Model Verifier) - SMV | pt_BR |
dc.subject | Diagrama de Decisão Binário Ordenado - OBDD | pt_BR |
dc.subject | Supervisor for discrete event systems | pt_BR |
dc.subject | Symbolic model checking | pt_BR |
dc.subject | Supervisory control theory | pt_BR |
dc.subject | Petri nets | pt_BR |
dc.subject | Modelagem de buffers | pt_BR |
dc.subject | Algoritmo de verificação de modelos | pt_BR |
dc.rights | Acesso Aberto | pt_BR |
dc.creator | BASTOS, Wellington de Araújo. | - |
dc.publisher | Universidade Federal de Campina Grande | pt_BR |
dc.language | por | pt_BR |
dc.title.alternative | Synthesis of supervisors through model verification. | pt_BR |
dc.identifier.citation | BASTOS, Wellington de Araújo. Síntese de supervisores através de verificação de modelo. 1999. 108f. (Dissertação de Mestrado em Engenharia Elétrica), Programa de Pós-Graduação em Engenharia Elétrica, Centro de Ciências e Tecnologia , Universidade Federal da Paraíba - Campus II - Campina Grande – Brasil, 1999. | pt_BR |
Appears in Collections: | Mestrado em Engenharia Elétrica. |
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WELLINGTON DE ARAÚJO BASTOS - DISSERTAÇÃO PPGEE 1999.pdf | Wellington de Araújo Bastos - Dissertação PPGEE 1999 | 10.55 MB | Adobe PDF | View/Open |
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