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Title: Uma metodologia de verificação funcional para circuitos digitais.
Other Titles: A functional verification methodology for digital circuits.
???metadata.dc.creator???: SILVA, Karina Rocha Gomes da.
???metadata.dc.contributor.advisor1???: MELCHER, Elmar Uwe Kurt.
???metadata.dc.contributor.referee1???: BARROS, Edna Natividade da Silva.
???metadata.dc.contributor.referee3???: ARAÚJO, Guido Costa Souza de.
???metadata.dc.contributor.referee4???: FECHINE, Joseana Macedo.
???metadata.dc.contributor.referee5???: CARVALHO, João Marques de.
Issue Date: 30-Mar-2007
Publisher: Universidade Federal de Campina Grande
Citation: SILVA, Karina Rocha Gomes da. Uma metodologia de verificação funcional para circuitos digitais. 2007. 132f. (Tese de Doutorado em Engenharia Elétrica), Programa de Pós-Graduação em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba Brasil, 2007.
???metadata.dc.description.resumo???: O advento das novas tecnologias VLSI e metodologias de projetos de System On a Chip (SoC) têmtrazido umcrescimento explosivo à complexidade dos circuitos eletrônicos. Como um resultado desse crescimento, a verificação funcional tem se tornado o maior gargalo no fluxo de projetos de hardware. Assim, novos métodos são requeridos para permitir que a verificação funcional seja realizada de forma mais rápida, fácil e que permita uma maior reusabilidade. Esse trabalho propõe a criação de uma nova metodologia para verificação funcional de componentes digitais integráveis, que permite o acompanhamento do fluxo de projeto, de forma que o testbench (ambiente de simulação) seja gerado antes da implementação do dispositivo sendo verificado (Design Under Verification - DUV), tornando o processo de verificação funcional mais rápido e o testbench mais confiável, devido a ele ser verificado antes do início da verificação funcional do DUV.
Abstract: The advent of new VLSI technology and SoC design methodologies, has brought an explosive growth in the complexity of modern electronic circuits. As a result, functional verification has become the major bottleneck in any design flow. New methods are required that allow for easier, quicker and more reusable verification. In this work is proposed a novel functional verification methodology to digital components, which follows the project flow, allowing the testbench (simulation environment) to be generated before the Design Under verification implementation. In this way, the functional verification process become faster and the verification engineer can trust in the testbench, because it is verified before the DUV´s functional verificationDUV.
URI: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/3266
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