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dc.creator.IDMEDEIROS, P. A. C.pt_BR
dc.creator.Latteshttp://lattes.cnpq.br/0972379009281917pt_BR
dc.contributor.advisor1MORAIS, Marcos Ricardo Alcântara.-
dc.contributor.advisor1IDMORAIS, M. R. A.pt_BR
dc.contributor.advisor1IDMORAIS, MARCOS R. A.pt_BR
dc.contributor.advisor1Latteshttp://lattes.cnpq.br/6425114303423453pt_BR
dc.contributor.referee1SANTOS JÚNIOR, Gutemberg Gonçalves dos.-
dc.contributor.referee1IDSANTOS JÚNIOR, Gutemberg Gonçalves dos.pt_BR
dc.contributor.referee1Latteshttp://lattes.cnpq.br/0204301941083935pt_BR
dc.description.resumoA verificação de hardware é essencial para garantir a qualidade de circuitos eletrônicos. Nesse contexto a verificação formal é capaz de encontrar bugs que seriam muito difíceis de encontrar em uma simulação dinâmica, impulsionando a qualidade da verificação. Baseada em propriedades, a verificação formal busca provar que um design apresenta os comportamentos intencionados e não apresenta comportamentos indesejados. O RISC-V Formal Verification Framework é uma ferramenta de verificação formal de código aberto, que possibilita a verificação de núcleos de processamento baseados na arquitetura RISCV. Nos propomos, então, a aplicar essa ferramenta no processador CV32E40P utilizado na plataforma PULP, também de código aberto. Com isso, pudemos encontrar bugs no design e compreender o porquê deles acontecerem.pt_BR
dc.publisher.countryBrasilpt_BR
dc.publisher.departmentCentro de Engenharia Elétrica e Informática - CEEIpt_BR
dc.publisher.initialsUFCGpt_BR
dc.subject.cnpqEngenharia Elétrica.pt_BR
dc.titleAplicação do RISC-V formal verification framework para verificação formal de um núcleo de processamento.pt_BR
dc.date.issued2024-
dc.description.abstractHardware verification is essential to ensure the quality of electronic circuits. In this context, formal verification is capable of finding bugs that would be too hard to find in a dynamic simulation, boosting verification quality. Based on properties, formal verification attempts to prove that a design shows the intended behaviors and does not show undesired behaviors. The RISC-V Formal Verification Framework is an open-source formal verification tool, which enables the verification of processing cores based on RISC-V architecture. We therefore proposed to apply this tool on the CV32E40P processor used in the PULP platform, which is also open-source. With that, we were able to find bugs in the design and understand why they happened.pt_BR
dc.identifier.urihttp://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/37095-
dc.date.accessioned2024-08-06T19:33:11Z-
dc.date.available2024-08-06-
dc.date.available2024-08-06T19:33:11Z-
dc.typeTrabalho de Conclusão de Cursopt_BR
dc.subjectVerificação de hardwarept_BR
dc.subjectDesign de hardwarept_BR
dc.subjectVerificação formalpt_BR
dc.subjectNúcleo de processamentopt_BR
dc.subjectRISC-Vpt_BR
dc.subjectHardware checkpt_BR
dc.subjectHardware designpt_BR
dc.subjectFormal verificationpt_BR
dc.subjectCore processingpt_BR
dc.subjectVerificación de hardwarept_BR
dc.subjectDiseño de hardwarept_BR
dc.subjectVerificación formalpt_BR
dc.subjectCentro procesandopt_BR
dc.rightsAcesso Abertopt_BR
dc.creatorMEDEIROS, Pedro Arthur da Cunha.-
dc.publisherUniversidade Federal de Campina Grandept_BR
dc.languageporpt_BR
dc.title.alternativeApplying the RISC-V formal verification framework for verification formal processing core.pt_BR
dc.title.alternativeAplicación del marco de verificación formal RISC-V para la verificación núcleo de procesamiento formal.pt_BR
dc.identifier.citationMEDEIROS, Pedro Arthur da Cunha. Aplicação do RISC-V formal verification framework para verificação formal de um núcleo de processamento. 2024. 48 fl. Monografia (Bacharelado em Engenharia Elétrica) - Universidade Federal de Campina Grande, Centro de Engenharia Elétrica e Informática, Campina Grande, Paraíba, Brasil, 2024. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/37095pt_BR
dc.description.resumenLa verificación del hardware es fundamental para garantizar la calidad de los circuitos electrónicos. En este contexto, la verificación formal es capaz de encontrar errores que serían muy difíciles de encontrar en una simulación dinámica, potenciando la calidad de la verificación. Con base en propiedades, la verificación formal busca demostrar que un diseño presenta las conductas previstas y no presenta conductas no deseadas. El RISC-V Formal Verification Framework es una herramienta de verificación formal de código abierto, que permite la verificación de núcleos de procesamiento basados ​​en la arquitectura RISCV. Por lo tanto proponemos aplicar esta herramienta al procesador CV32E40P utilizado. en la plataforma PULP, también de código abierto. Con esto, pudimos encontrar errores en el diseñar y comprender por qué suceden.pt_BR
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