dc.creator.ID |
ALENCAR, A. V. |
pt_BR |
dc.creator.Lattes |
http://lattes.cnpq.br/0848199094249449 |
pt_BR |
dc.contributor.advisor1 |
SANTOS JÚNIOR, Gutemberg Gonçalves dos. |
|
dc.contributor.advisor1ID |
SANTOS JÚNIOR, G. G |
pt_BR |
dc.contributor.advisor1Lattes |
http://lattes.cnpq.br/0204301941083935 |
pt_BR |
dc.description.resumo |
Atualmente, com o aumento da complexidade dos circuitos digitais e diminuição do
tamanho das tecnologias, os circuitos digitais estão mais susceptíveis a faltas. Para
obter mais praticidade para estimar, precisamente, a confiabilidade dos mesmos,
devido a circuitos críticos (Os que compõem sistemas que a sua falha põe em risco
vidas humanas), Assim, Está descrito neste documento uma ferramenta e uma forma
de análise, dado isso, deve ser possível obter a netlist do circuito a ser analisado. A
ferramenta foi descrita parte em SystemVerilog e parte em Python. |
pt_BR |
dc.publisher.country |
Brasil |
pt_BR |
dc.publisher.department |
Centro de Engenharia Elétrica e Informática - CEEI |
pt_BR |
dc.publisher.initials |
UFCG |
pt_BR |
dc.subject.cnpq |
Engenharia Elétrica. |
pt_BR |
dc.title |
Ferramenta para análise de confiabilidade em circuitos digitais. |
pt_BR |
dc.date.issued |
2019-12 |
|
dc.description.abstract |
Currently, with the increase of the complexity of digital circuits and the decreasing
size of transistor, the digital circuits are more susceptible to faults. To obtain more
practicality in estimatation, precisely, of the reliability of them, due to critical
circuits (circuits that compose systems that it‘s fault put lives in risk), thereby, It’s
is described in this present document a tool and an analysis form, given that, with a
given circuit netlist is possible to evaluate the realiability of the circuit. The tool
was developed part with SystemVerilog and part with Python. |
pt_BR |
dc.identifier.uri |
http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18975 |
|
dc.date.accessioned |
2021-05-21T19:04:24Z |
|
dc.date.available |
2021-05-21 |
|
dc.date.available |
2021-05-21T19:04:24Z |
|
dc.type |
Trabalho de Conclusão de Curso |
pt_BR |
dc.subject |
Análise de confiabilidade - circuitos digitais |
pt_BR |
dc.subject |
Confiabilidade em circuitos digitais |
pt_BR |
dc.subject |
Circuitos digitais - confiabilidade |
pt_BR |
dc.subject |
System Verilog |
pt_BR |
dc.subject |
Faltas em circuitos digitais |
pt_BR |
dc.subject |
netlist |
pt_BR |
dc.subject |
Reliability analysis - digital circuits |
pt_BR |
dc.subject |
Reliability in digital circuits |
pt_BR |
dc.subject |
Digital circuits - reliability |
pt_BR |
dc.subject |
System Verilog |
pt_BR |
dc.subject |
Faults in digital circuits |
pt_BR |
dc.subject |
netlist |
pt_BR |
dc.rights |
Acesso Aberto |
pt_BR |
dc.creator |
ALENCAR, Allender Vilar de. |
|
dc.publisher |
Universidade Federal de Campina Grande |
pt_BR |
dc.language |
por |
pt_BR |
dc.title.alternative |
Tool for reliability analysis in digital circuits. |
pt_BR |
dc.identifier.citation |
ALENCAR, Allender Vilar de. Ferramenta para análise de confiabilidade em circuitos digitais. 2019. 76f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2019. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/18975 |
pt_BR |