Sistema de emulação para arquiteturas RISC-V.

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dc.creator.ID	SILVA, D. G. B. S.	pt_BR
dc.creator.Lattes	http://lattes.cnpq.br/8424960816341044	pt_BR
dc.contributor.advisor1	SANTOS JÚNIOR, Gutemberg Gonçalves dos.
dc.contributor.advisor1ID	SANTOS JÚNIOR, G. G.	pt_BR
dc.contributor.advisor1Lattes	http://lattes.cnpq.br/0204301941083935	pt_BR
dc.description.resumo	O desenvolvimento de arquiteturas de unidades centrais de processamento é um trabalho de grande dificuldade, desde sua concepção até a implementação de seu hardware. Se faz necessário o conhecimento de diversas estruturas de sistemas digitais e como eles interagem entre si. Além disso, transicionar entre a fase de concepção e a fase de implementação física acarreta em mudanças imprevistas devido a limitações de funcionamento, que em muitos casos, apenas podem ser identificadas com análises práticas de seu funcionamento. Visando servir como um ponto de transição e um modulo de referência para o funcionamento de tais arquiteturas, um sistema de emulação foi desenvolvido para oferecer a possibilidade de testes práticos e debug, funcional e lógico, de forma antecipada. As arquiteturas desenvolvidas e estudadas ao longo desse projeto usam como base o conjunto de instruções RISC-V, escolhido por sua característica código aberto.	pt_BR
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Centro de Engenharia Elétrica e Informática - CEEI	pt_BR
dc.publisher.initials	UFCG	pt_BR
dc.subject.cnpq	Engenharia Elétrica.	pt_BR
dc.title	Sistema de emulação para arquiteturas RISC-V.	pt_BR
dc.date.issued	2019-12
dc.description.abstract	The development of central processing units is job with great hardships. From the conception phase to the hardware implementation. It requires knowledge of several digital systems structures and how they interact with each other. Besides that, the transition betwen conception phase and implementation phase surface several unpredictible changes due to functional limitations, that on most cases are only identifiable through practical functional analysis. Aiming to be a transition point and reference module to those architecture , an emulation system was developed to offer, ahead of time, practical tests, functional debug and logic dubug. All the architecture developed and studied throughout this project uses RISCV-V as their instruction set. The choice was made due to the open source characteristic.	pt_BR
dc.identifier.uri	http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19018
dc.date.accessioned	2021-05-25T17:33:53Z
dc.date.available	2021-05-25
dc.date.available	2021-05-25T17:33:53Z
dc.type	Trabalho de Conclusão de Curso	pt_BR
dc.subject	Arquiteturas RISC-V	pt_BR
dc.subject	Sistema de emulação	pt_BR
dc.subject	Unidades centrais de processamento - arquiteturas	pt_BR
dc.subject	Emulação de CPU RISC-V	pt_BR
dc.subject	Sistemas embarcados	pt_BR
dc.subject	RISC-V Architectures	pt_BR
dc.subject	Emulation system	pt_BR
dc.subject	Central Processing Units - Architectures	pt_BR
dc.subject	RISC-V CPU emulation	pt_BR
dc.subject	Embedded systems	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.creator	SILVA, Dimas Germano Brandão Soares.
dc.publisher	Universidade Federal de Campina Grande	pt_BR
dc.language	por	pt_BR
dc.title.alternative	Emulation system for RISC-V architectures.	pt_BR
dc.identifier.citation	SILVA, Dimas Germano Brandão Soares Silva. Sistema de emulação para arquiteturas RISC-V. 2019. 39f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2019. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19018	pt_BR