dc.creator.ID |
FIGUEIREDO, L. O. |
pt_BR |
dc.contributor.advisor1 |
LIMA, Rafael Bezerra Correia. |
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dc.contributor.advisor1ID |
LIMA, R. B. C. |
pt_BR |
dc.contributor.advisor1Lattes |
http://lattes.cnpq.br/3372942686315175 |
pt_BR |
dc.contributor.referee1 |
ACIOLI JUNIOR, George. |
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dc.description.resumo |
A popularização de redes neurais para problemas de classificação, a disponibilidade de
ferramentas para descrição e treinamento de tais redes em serviços de nuvem e softwares
para cálculo numérico, tem implicado em uma redução na carga de trabalho associada
ao desenvolvimento de uma solução por rede neural. Porém limitações de desempenho
em processadores e placas gráficas, comparados com o disponível em FPGAs (Field
Programmable Gate Array) no seu suporte a paralelismo e design sob demanda, tem
tornado a escolha desta última plataforma como hardware aceleradora para modelos
treinados de redes. As múltiplas competências necessárias para a execução de um fluxo
de desenvolvimento compreendendo desde o treinamento até a descrição em hardware de
uma rede neural tem seus nuances estudados neste trabalho. |
pt_BR |
dc.publisher.country |
Brasil |
pt_BR |
dc.publisher.department |
Centro de Engenharia Elétrica e Informática - CEEI |
pt_BR |
dc.publisher.initials |
UFCG |
pt_BR |
dc.subject.cnpq |
Engenharia Elétrica. |
pt_BR |
dc.title |
Estudo de viabilidade para implementação em hardware de técnica de aprendizado de máquina. |
pt_BR |
dc.date.issued |
2020 |
|
dc.description.abstract |
The proliferation of the use of neural networks for classification issues, the availability of
tools to describe and train such networks in cloud infrastrucutres and numerical computing
softwares, results in a reduction of the work load related to the deployment of neural network
solutions. Limitations in performance of processors and graphical units, in comparison
to what FPGAs have to offer in its support to parallel computing and under demand
design, has make these platforms as first choice in hardware acceleration for trained neural
networks models. The several proficiencies required to fulfill a development flow comprising
the training of a network and its description in hardware have their details studied in this
undergraduate thesis. |
pt_BR |
dc.identifier.uri |
http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19127 |
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dc.date.accessioned |
2021-05-28T21:06:06Z |
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dc.date.available |
2021-05-28 |
|
dc.date.available |
2021-05-28T21:06:06Z |
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dc.type |
Trabalho de Conclusão de Curso |
pt_BR |
dc.subject |
Aprendizado de máquina |
pt_BR |
dc.subject |
Viabilidade - aprendizado de máquina |
pt_BR |
dc.subject |
Estudo de viabilidade - aprendizado de máquina |
pt_BR |
dc.subject |
Descrição em hardware |
pt_BR |
dc.subject |
Redes neurais |
pt_BR |
dc.subject |
Serviço de nuvem |
pt_BR |
dc.subject |
FPGA - Field Programmable Gate Array |
pt_BR |
dc.subject |
Field Programmable Gate Array |
pt_BR |
dc.subject |
Machine learning |
pt_BR |
dc.subject |
Feasibility - machine learning |
pt_BR |
dc.subject |
Feasibility study - machine learning |
pt_BR |
dc.subject |
Hardware description |
pt_BR |
dc.subject |
Neural networks |
pt_BR |
dc.subject |
Cloud service |
pt_BR |
dc.subject |
FPGA - Field Programmable Gate Array |
pt_BR |
dc.subject |
Field Programmable Gate Array |
pt_BR |
dc.rights |
Acesso Aberto |
pt_BR |
dc.creator |
FIGUEIREDO, Lucas Oliveira de. |
|
dc.publisher |
Universidade Federal de Campina Grande |
pt_BR |
dc.language |
por |
pt_BR |
dc.title.alternative |
Feasibility study for hardware implementation of machine learning technique. |
pt_BR |
dc.identifier.citation |
FIGUEIREDO, Lucas Oliveira de. Estudo de viabilidade para implementação em hardware de técnica de aprendizado de máquina. 2020. 31f. (Trabalho de Conclusão de Curso - Monografia), Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática , Universidade Federal de Campina Grande – Paraíba - Brasil, 2020. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19127 |
pt_BR |