dc.creator.ID |
CAVALCANTE, V. S. |
pt_BR |
dc.contributor.advisor1 |
LIMA, Antônio Marcus Nogueira. |
|
dc.contributor.advisor1ID |
LIMA, A. M. N. |
pt_BR |
dc.contributor.advisor1Lattes |
http://lattes.cnpq.br/2237395961717699 |
pt_BR |
dc.contributor.referee1 |
MORAIS, Marcos Ricardo Alcântara. |
|
dc.contributor.referee1ID |
MORAIS, M. R. A. |
pt_BR |
dc.description.resumo |
As memórias são um dos circuitos mais densos em número de transistores
por unidade de área. A confiabilidade dos circuitos é um ponto muito importante e
focado pelos projetistas de circuitos integrados. Com isso, os projetistas planejam
mais tipos de simulações a serem executadas durante a fase de projeto do
dispositivo. Um desses tipos de simulação utiliza modelos de referência descritos em
Verilog para analisar a lógica do circuito.
Atualmente, o fluxo de desenvolvimento de compiladores de memória da ARM
possui alguns pontos fracos. Dentre os principais, destaca-se a ausência de uma
cobertura funcional completa e o tempo de alteração dos complexos modelos de
referência em Verilog atuais. O objetivo principal deste estágio foi propor um novo
modo de descrever os modelos de referência, eliminando as suas fraquezas
anteriormente citadas. Outro foco do trabalho foi o de encontrar uma ferramenta
alternativa para o ESP-CV, devido a dificuldades internas enfrentadas pela empresa.
Inicialmente, foi realizada a concepção de um modelo simples com o intuito de
avaliar a viabilidade desse tipo de modelo. Posteriormente, o novo gerador de
modelos de referência de uma arquitetura foi desenvolvido e avaliado, destacando
suas vantagens e desvantagens. Assim, os mesmos procedimentos foram repetidos
para outra arquitetura. Com isso, uma avaliação mais precisa foi realizada para esta
nova metodologia através de um estudo mais detalhado dos resultados.
Por fim, os objetivos principais foram alcançados com um novo fluxo de
desenvolvimento proposto. Embora não tenha sido encontrado um substituto ideal
para o ESP-CV, foi utilizada a verificação formal com o Conformal para os modelos
de circuitos digitais. Os módulos analógicos continuam sendo simulados com o
mesmo software. |
pt_BR |
dc.publisher.country |
Brasil |
pt_BR |
dc.publisher.department |
Centro de Engenharia Elétrica e Informática - CEEI |
pt_BR |
dc.publisher.initials |
UFCG |
pt_BR |
dc.subject.cnpq |
Engenharia Elétrica. |
pt_BR |
dc.title |
Desenvolvimento de um gerador de modelos de referência para compiladores de memória. |
pt_BR |
dc.date.issued |
2013-05 |
|
dc.description.abstract |
Memories are one of the densest electronic circuits in respect to the number of
transistors per unit area. The reliability of new circuits has been a very important point
for designers of integrated circuits. Therefore, they plan to deal with a wider sort of
simulations to be executed during the phase of design of this device. One of these
sorts of simulations uses reference models written in Verilog to analyze the circuit
logic.
Nowadays, the design flow of ARM memory compilers has some weaknesses.
Among those weaknesses, it will be treated here the absence of a complete
functional verification and the level of complexity to modify the current Verilog
reference models. The main goal of this internship is to propose a different way of
writing Verilog reference models, suppressing those weaknesses. This internship also
aims to find an alternative software to the ESP-CV due to internal affairs faced by the
company.
Firstly, a concept of a simple model was made to evaluate the viability of this
sort of model. A reference model generator for the same architecture was afterward
developed and its advantages and disadvantages evaluated. Thereafter, the same
proceedings were made to a different architecture. Therefore, a better evaluation for
this new methodology was acquired through a more detailed study.
Finally, the purpose of a new design flow has brought the possibility to reach
the main targets. Although a substitute for the ESP-CV was not found, the Conformal
was used to formally verify the digital circuits. The analog ones continue being
verified by the same software. |
pt_BR |
dc.identifier.uri |
http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19621 |
|
dc.date.accessioned |
2021-06-24T21:00:08Z |
|
dc.date.available |
2021-06-24 |
|
dc.date.available |
2021-06-24T21:00:08Z |
|
dc.type |
Trabalho de Conclusão de Curso |
pt_BR |
dc.subject |
Estágio em Engenharia Elétrica |
pt_BR |
dc.subject |
ARM |
pt_BR |
dc.subject |
Advanced RISC Machines LTD |
pt_BR |
dc.subject |
Microeletrônica |
pt_BR |
dc.subject |
Microprocessadores |
pt_BR |
dc.subject |
Arquitetura de sistemas digitais |
pt_BR |
dc.subject |
Compilador de memória |
pt_BR |
dc.subject |
Verificação formal |
pt_BR |
dc.subject |
Verificação funcional |
pt_BR |
dc.subject |
Verilog |
pt_BR |
dc.subject |
Static Random Access Memory - SRAM |
pt_BR |
dc.subject |
SRAM - Static Random Access Memory |
pt_BR |
dc.subject |
Internship in Electrical Engineering |
pt_BR |
dc.subject |
Microelectronics |
pt_BR |
dc.subject |
Microprocessors |
pt_BR |
dc.subject |
Digital Systems Architecture |
pt_BR |
dc.subject |
Memory compiler |
pt_BR |
dc.subject |
Formal verification |
pt_BR |
dc.subject |
Functional verification |
pt_BR |
dc.subject |
Verilog |
pt_BR |
dc.rights |
Acesso Aberto |
pt_BR |
dc.creator |
CAVALCANTE, Victor de Sousa. |
|
dc.publisher |
Universidade Federal de Campina Grande |
pt_BR |
dc.language |
por |
pt_BR |
dc.title.alternative |
Development of a reference model generator for memory compilers. |
pt_BR |
dc.identifier.citation |
CAVALCANTE, Victor de Sousa. Desenvolvimento de um gerador de modelos de referência para compiladores de memória. 2013. 87f.
(Relatório de Estágio Integrado) Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2013. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19621 |
pt_BR |