dc.creator.ID |
SANTOS, M. A. |
pt_BR |
dc.creator.Lattes |
http://lattes.cnpq.br/4543173907747090 |
pt_BR |
dc.contributor.advisor1 |
FREIRE, Raimundo Carlos Silvério. |
|
dc.contributor.advisor1ID |
FREIRE, R. C. S. |
pt_BR |
dc.contributor.advisor1Lattes |
http://lattes.cnpq.br/4016576596215504 |
pt_BR |
dc.contributor.advisor2 |
ASSIS, Francisco Marcos de. |
|
dc.contributor.advisor2ID |
ASSIS, F. M. |
pt_BR |
dc.contributor.advisor2Lattes |
http://lattes.cnpq.br/2368523362272656 |
pt_BR |
dc.description.resumo |
Nesta dissertação são apresentados o desenvolvimento e implementação em
hardware de uma nova arquitetura de multiplicador em corpos finitos baseada no
multiplicador de Mastrovito. Nesta arquitetura são utilizadas as portas de limiar linear
como elemento básico de processamento, que é o elemento básico de uma rede neural
discreta. As redes neurais discretas implementadas com portas de limiar permitem
reduzir a complexidade dos circuitos quando comparados com implementações com
lógica tradicional (portas AND, OR e NOT). Por esta razão, estender e implementar
portas de limiar linear na aritmética dos corpos finitos se torna atraente. Assim, com a
finalidade de comprovar a eficiência de tais portas como unidades básicas de
processamento da arquitetura de multiplicadores em GF (2n), foi projetado, na
linguagem de descrição de hardware Verilog, um multiplicador em GF (28) utilizando
portas de limiar linear. Foram desenvolvidos diversos níveis de abstração e utilizado a
FPGA (Field-Programmable Gate Array), ferramenta Quartus II® e a placa de
desenvolvimento EP2C35F672C6, da Altera®. Os resultados do desenvolvimento são
apresentados. A partir deles é apresentado o funcionamento prático da nova arquitetura
proposta do multiplicador em GF (28). A partir dos resultados da operação de
multiplicação em corpos finitos, observou-se uma taxa de acerto de 90%., verificando-se,
entretanto, que o tempo de processamento e contagem de portas ficou abaixo do
valor esperado. |
pt_BR |
dc.publisher.country |
Brasil |
pt_BR |
dc.publisher.department |
Centro de Engenharia Elétrica e Informática - CEEI |
pt_BR |
dc.publisher.program |
PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA |
pt_BR |
dc.publisher.initials |
UFCG |
pt_BR |
dc.subject.cnpq |
Engenharia Elétrica. |
pt_BR |
dc.title |
Nova arquitetura de multiplicador em GF (28) utilizando portas de limiar linear. |
pt_BR |
dc.date.issued |
2015-09 |
|
dc.description.abstract |
This dissertation describes the design, the developing and the implementation in
hardware of a new architecture of multiplying finite fields based upon the Mastrovito
multiplier. Such architecture utilizes linear threshold ports as basic processing elements,
which are the basic elements of a discrete neural network. The discrete neural networks
implemented with threshold ports allow reduce the complexity of the circuits when they
are compared to implementations of traditional logics (AND, OR and NOT ports). For
this reason, extending and implementing linear threshold ports in the arithmetic’s of the
finite fields becomes an attractive activity. Thus, with the objective of proving the
efficiency of such ports as basic units of processing of the multiplying architecture in
GF (2n), that it has been designed, in the hardware description language Verilog, a
GF (28)multiplier utilizing the linear threshold ports. Several levees of abstraction
have been developed. The FPGA (Field-Programmable Gate Array) Quartus II® tool
and the developing Altera® hardware EP2C35F672C6 have been utilized. The results of
the development which are presented indicate the practical functioning of the new
architecture proposed by the GF (28) multiplier. However, its efficiency in terms of
time processing and counting of ports is under what would be expected. From the
results the multiplication operation in finite fields was observed with an accuracy rate of
90%. |
pt_BR |
dc.identifier.uri |
http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19971 |
|
dc.date.accessioned |
2021-07-09T21:44:29Z |
|
dc.date.available |
2021-07-09 |
|
dc.date.available |
2021-07-09T21:44:29Z |
|
dc.type |
Dissertação |
pt_BR |
dc.subject |
Corpo finito |
pt_BR |
dc.subject |
Portas de limiar linear |
pt_BR |
dc.subject |
Multiplicador em GF |
pt_BR |
dc.subject |
Multiplicador de Mastrovito |
pt_BR |
dc.subject |
Redes neurais discretas |
pt_BR |
dc.subject |
Aritmética de corpos finitos |
pt_BR |
dc.subject |
FPGA - Field-Programmable Gate Array |
pt_BR |
dc.subject |
Field-Programmable Gate Array - FPGA |
pt_BR |
dc.subject |
Quartus II |
pt_BR |
dc.subject |
Placa EP2C35F672C6 Altera |
pt_BR |
dc.subject |
Funções simétricas |
pt_BR |
dc.subject |
Álgebra de corpos finitos |
pt_BR |
dc.subject |
Finite body |
pt_BR |
dc.subject |
Linear threshold gates |
pt_BR |
dc.subject |
Multiplier in GF |
pt_BR |
dc.subject |
Mastrovite Multiplier |
pt_BR |
dc.subject |
Discrete Neural Networks |
pt_BR |
dc.subject |
Finite field arithmetic |
pt_BR |
dc.subject |
EP2C35F672C6 Plate Changes |
pt_BR |
dc.subject |
Symmetric functions |
pt_BR |
dc.subject |
Finite field algebra |
pt_BR |
dc.rights |
Acesso Aberto |
pt_BR |
dc.creator |
SANTOS, Marlo Andrade. |
|
dc.publisher |
Universidade Federal de Campina Grande |
pt_BR |
dc.language |
por |
pt_BR |
dc.title.alternative |
New multiplier architecture in GF (28) using linear threshold gates. |
pt_BR |
dc.identifier.citation |
SANTOS, Marlo Andrade. Nova arquitetura de multiplicador em GF (28) utilizando portas de limiar linear. 2015. 141f. (Dissertação de Mestrado) Programa de Pós-Graduação em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2015. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/19971 |
pt_BR |