Arquitetura RTL de um bloco OSD (On-Dcreen Display).

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dc.creator.ID	LIMA, M. M. G.	pt_BR
dc.creator.Lattes	http://lattes.cnpq.br/1598320836688065	pt_BR
dc.contributor.advisor1	SANTOS JÚNIOR, Gutemberg Gonçalves dos.
dc.contributor.advisor1ID	SANTOS JÚNIOR, G. G.	pt_BR
dc.contributor.advisor1Lattes	http://lattes.cnpq.br/0204301941083935	pt_BR
dc.contributor.referee1	MORAIS, Marcos Ricardo Alcântara.
dc.contributor.referee1ID	MORAIS, M. R. A.	pt_BR
dc.description.resumo	O presente relatório descreve as atividades desenvolvidas durante o período de estágio integrado realizado na Allegro DVT. A Allegro DVT atua na área de vídeo digital e possui diversas soluções para codificação e decodificação de vídeo. O estágio teve como objetivo o desenvolvimento da arquitetura RTL (Register Transfer Level) de um bloco OSD (On-Screen Display), responsável pela exibição de informações em vídeos, tais como logotipos, legendas, etc. Para tanto, foi realizado uma análise considerando as especificações exigidas e proposta uma arquitetura para o bloco OSD. Inicialmente, foi desenvolvido um modelo de referência em linguagem C, em seguida, esse modelo foi descrito em RTL. Realizou-se ainda o processo de validação do bloco utilizando testes unitários. Por fim, uma síntese foi feita para avaliação do bloco.	pt_BR
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Centro de Engenharia Elétrica e Informática - CEEI	pt_BR
dc.publisher.initials	UFCG	pt_BR
dc.subject.cnpq	Engenharia Elétrica.	pt_BR
dc.title	Arquitetura RTL de um bloco OSD (On-Dcreen Display).	pt_BR
dc.date.issued	2021-05
dc.description.abstract	The present report describes the activities carried out during a 22-week intership at Allegro DVT. Allegro DVT works in the field of digital video and offers many solutions for video encoders and decoders. The goal of this internship is designing a RTL- Register Transfer Level architecture of an On-Screen Display, a hardware component in charge of displaying information on the video, such as logos, captions, etc. Initially, an analysis was made considering the required specifications and an architecture for the OSD component was proposed. Additionally, a reference model was developed in C language, then this model was described in RTL. The hardware component was validated using unit tests. Finally, a synthesis was made to evaluate the OSD.	pt_BR
dc.identifier.uri	http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/20994
dc.date.accessioned	2021-09-03T18:17:07Z
dc.date.available	2021-09-03
dc.date.available	2021-09-03T18:17:07Z
dc.type	Trabalho de Conclusão de Curso	pt_BR
dc.subject	Estágio em Engenharia Elétrica	pt_BR
dc.subject	Allegro DVT	pt_BR
dc.subject	Hardware	pt_BR
dc.subject	Register Transfer Level	pt_BR
dc.subject	On-screen display	pt_BR
dc.subject	Conversão de vídeo	pt_BR
dc.subject	Vídeo digital	pt_BR
dc.subject	Arquitetura RTL	pt_BR
dc.subject	Imagens YUVA	pt_BR
dc.subject	Conversão RGB-YUV	pt_BR
dc.subject	Internship in Electrical Engineering	pt_BR
dc.subject	Allegro DVT	pt_BR
dc.subject	Hardware	pt_BR
dc.subject	Register Transfer Level	pt_BR
dc.subject	On-screen display	pt_BR
dc.subject	Video conversion	pt_BR
dc.subject	Digital video	pt_BR
dc.subject	RTL architecture	pt_BR
dc.subject	YUVA images	pt_BR
dc.subject	RGB-YUV conversion	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.creator	LIMA, Margareth Mee Gomes de.
dc.publisher	Universidade Federal de Campina Grande	pt_BR
dc.language	por	pt_BR
dc.title.alternative	RTL architecture of an OSD (On-Screen Display) block.	pt_BR
dc.identifier.citation	LIMA, Margareth Mee Gomes de. Arquitetura RTL de um bloco OSD (On-Dcreen Display). 2021. 41f. (Relatório de Estágio Integrado) Curso de Bacharelado em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2021. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/20994	pt_BR