dc.creator.ID |
SILVA, T. W. B. |
pt_BR |
dc.creator.Lattes |
http://lattes.cnpq.br/3545907332785812 |
pt_BR |
dc.contributor.advisor1 |
LIMA, Antonio Marcus Nogueira. |
|
dc.contributor.advisor1ID |
LIMA, A. M. N. |
pt_BR |
dc.contributor.advisor1Lattes |
http://lattes.cnpq.br/2237395961717699 |
pt_BR |
dc.contributor.advisor2 |
MELCHER, Elmar Uwe Kurt . |
|
dc.contributor.advisor2ID |
MELCHER, E. U. K. |
pt_BR |
dc.contributor.advisor2Lattes |
http://lattes.cnpq.br/2995510206880397 |
pt_BR |
dc.contributor.referee1 |
PERKUSICH, Angelo. |
|
dc.contributor.referee2 |
BRITO, Alisson Vasconcelos de. |
|
dc.contributor.referee3 |
BARROS, Edna Natividade da Silva. |
|
dc.contributor.referee4 |
SILVA, Ivan Saraiva. |
|
dc.description.resumo |
Este trabalho trata da verificação funcional distribuída de projetos em hardware baseados
em arquiteturas heterogêneas. Um testbench foi concebido para permitir a utilização de
open source IP-cores. O testbench é baseado na biblioteca SystemC e utiliza o conceito de Virtual Bus da especificação da arquitetura de alto nível (HLA). Desse modo, a integração de um IP-core demanda o desenvolvimento de dois wrappers de comunicação, um externo e outro interno ao testbench. O testbench foi utilizado na verificação do projeto de um sistema composto de dois subsistemas, um que efetua a conversão de RGB para YCbCr (S1) e outro que calcula a integral da imagem (S2). Dois cenários de verificação foram considerados, no primeiro os subsistemas são conectados em série (C1), e no segundo, são conectados em paralelo (C2). No cenário C1, os IP-cores de S1 e de S2 foram disponibilizadas em C++/OpenCL e SystemVerilog, respectivamente. No cenário C2, os IP-cores foram disponibilizadas em C++/OpenCL e SystemVerilog, respectivamente. Nesses dois cenários foram utilizados IP-cores de domínio público, e os respectivos wrappers de comunicação externos foram implementados. Considerou-se que os “golden models” desses IP-cores eram
disponíveis. No cenário C1, usou-se o testbench para integrar os IP-cores usando o Virtual Bus, sendo necessário implementar wrappers internos para C++/OpenCL e SystemVerilog. No cenário C2, foi necessário implementar wrappers internos para C++/OpenCL e System Verilog. No cenário C1 a saída gerada por S2 é comparada a saída do golden model de S2. No cenário C2 as saídas geradas por S1 e S2 são comparadas com os respectivos golden models. A utilização do Virtual Bus/HLA permite a integração de um open source IP-core sem a necessidade de re-codificação, elimina uma etapa do fluxo de projeto convencional, e desse modo, reduz o tempo de projeto e elimina erros. Além disso, o open source IP-core é executado na arquitetura e na infraestrutura em que for disponibilizado, sem ensejar óbice ao processo de verificação. |
pt_BR |
dc.publisher.country |
Brasil |
pt_BR |
dc.publisher.department |
Centro de Engenharia Elétrica e Informática - CEEI |
pt_BR |
dc.publisher.program |
PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA |
pt_BR |
dc.publisher.initials |
UFCG |
pt_BR |
dc.subject.cnpq |
Engenharia Elétrica |
pt_BR |
dc.title |
Verificação funcional distribuída para projetos de circuitos integrados baseados em arquiteturas heterogêneas. |
pt_BR |
dc.date.issued |
2021-08-25 |
|
dc.description.abstract |
This work deals with the functional verification of hardware designs based on heterogeneous architectures. One method is designed to reduce design time by excluding and adapting steps from the conventional design flow. These changes aim to use legacy IP-cores through the use of an integration interface of heterogeneous architectures. The testbench of the pro posed functional verification method is based on the SystemC library and uses the concept of Virtual Bus from the High-Level Architecture (HLA) specification. Thus, the integration of an IP core requires the development of a communication wrapper with testbench. The proposed testbench was used to verify the design of a system composed of two subsystems, one that converts RGB to YCbCr (S1) and another that calculates the integral of the image (S2). Two verification scenarios were considered. In the first the two subsystems are con nected in series, and in the second, they are connected in parallel. In the first scenario, the IP cores of S1 and S2 were made available in C++/OpenCL and SystemVerilog, respectively. In the second scenario, the IP cores of S1 and S2 were made available in OpenCL and SystemVerilog, respectively. In these two scenarios, the public domain IP-cores were used, and the respective external communication wrappers were implemented. The “golden models” of these IP colors were considered to be available. In the first scenario, the testbench was used to integrate the available implementations using Virtual Bus, being necessary to implement specific wrappers for C++/OpenCL and SystemVerilog in the scope of the testbench. In the second verification scenario, the testbench was used to integrate the available implementations using Virtual Bus, being necessary to implement specific wrappers for OpenCL and C++ with SystemVerilog, in the scope of the testbench. Tests are applied in usage
scenarios with 10, 000 samples generated from an image. The serial scenario compares the output generated from S1 to S2 with a golden model. The parallel scenario compares the generated outputs of S1 and S2 with golden models. Therefore, the method reduced design time without recoding, adding steps to the design flow. |
pt_BR |
dc.identifier.uri |
http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/22430 |
|
dc.date.accessioned |
2021-12-10T11:01:54Z |
|
dc.date.available |
2021-12-10 |
|
dc.date.available |
2021-12-10T11:01:54Z |
|
dc.type |
Tese |
pt_BR |
dc.subject |
Projeto de hardware |
pt_BR |
dc.subject |
Verificação funcional |
pt_BR |
dc.subject |
Arquiteturas heterogêneas |
pt_BR |
dc.subject |
IP-core |
pt_BR |
dc.subject |
Wrapper |
pt_BR |
dc.subject |
Virtual bus/HLA |
pt_BR |
dc.subject |
Redução do tempo de projeto |
pt_BR |
dc.subject |
Hardware design |
pt_BR |
dc.subject |
Functional verification |
pt_BR |
dc.subject |
Implementations |
pt_BR |
dc.subject |
Heterogeneous architectures |
pt_BR |
dc.subject |
Embrulho |
pt_BR |
dc.subject |
Reduce design time |
pt_BR |
dc.subject |
Diseño de hardware |
pt_BR |
dc.subject |
Verificación funcional |
pt_BR |
dc.subject |
Arquitecturas heterogéneas |
pt_BR |
dc.subject |
Núcleo de IP |
pt_BR |
dc.subject |
Envoltura |
pt_BR |
dc.subject |
Bus virtual/H LA |
pt_BR |
dc.subject |
Reducción del tiempo del proyecto |
pt_BR |
dc.subject |
Conception de matériel |
pt_BR |
dc.subject |
Vérification fonctionnelle |
pt_BR |
dc.subject |
Architectures hétérogènes |
pt_BR |
dc.subject |
Emballage |
pt_BR |
dc.subject |
Bus virtuel/HLA |
pt_BR |
dc.subject |
Réduction du temps de projet |
pt_BR |
dc.rights |
Acesso Aberto |
pt_BR |
dc.creator |
SILVA, Thiago Werlley Bandeira da. |
|
dc.publisher |
Universidade Federal de Campina Grande |
pt_BR |
dc.language |
por |
pt_BR |
dc.title.alternative |
Distributed functional verification for integrated circuit designs based on heterogeneous architectures. |
pt_BR |
dc.identifier.citation |
SILVA, T. W. B. da. Verificação funcional distribuída para projetos de circuitos integrados baseados em arquiteturas heterogêneas. 2021. 125 f. Tese (Doutorado em Engenharia Elétrica) - Programa de Pós-Graduação em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande, Paraíba, Brasil, 2021. |
pt_BR |