Projeto de um conversor analógico-digital por aproximação sucessiva com regime monotônico de chaveamento capacitivo.

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Campus Campina Grande | Centro de Engenharia Elétrica e Informática - CEEI
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PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA
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Mestrado em Engenharia Elétrica.
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dc.creator.ID	COSTA FILHO.	pt_BR
dc.creator.ID	Antonio Agripino da.	pt_BR
dc.creator.Lattes	http://lattes.cnpq.br/9580127654188398	pt_BR
dc.contributor.advisor1	LIMA, Antonio Marcus Nogueira.
dc.contributor.advisor1ID	LIMA, A. M. N.	pt_BR
dc.contributor.advisor1ID	Lima, A.M.N.	pt_BR
dc.contributor.advisor1ID	LIMA AMN.	pt_BR
dc.contributor.advisor1Lattes	http://lattes.cnpq.br/2237395961717699	pt_BR
dc.contributor.advisor2	MORAIS, Marcos Ricardo De Alcantara.
dc.contributor.advisor2ID	MORAIS, M. R. A.	pt_BR
dc.contributor.advisor2ID	MORAIS, MARCOS R. A.	pt_BR
dc.contributor.advisor2ID	MORAIS, M.R.A.	pt_BR
dc.contributor.advisor2Lattes	http://lattes.cnpq.br/6425114303423453	pt_BR
dc.contributor.referee1	NETO, José Sérgio da Rocha.
dc.contributor.referee1ID	ROCHA NETO, J. S.	pt_BR
dc.contributor.referee1ID	Rocha Neto, J. S. da.	pt_BR
dc.contributor.referee1ID	ROCHA NETO, J S DA.	pt_BR
dc.contributor.referee1Lattes	http://lattes.cnpq.br/9085919442313408	pt_BR
dc.contributor.referee2	MELCHER, Elmar Uwe Kurt.
dc.contributor.referee2ID	MELCHER, E. U. K.	pt_BR
dc.contributor.referee2ID	MELCHER, ELMAR UWE KURT.	pt_BR
dc.contributor.referee2ID	UWE KURT MELCHER, ELMAR.	pt_BR
dc.contributor.referee2Lattes	http://lattes.cnpq.br/2995510206880397	pt_BR
dc.description.resumo	Neste trabalho foi projetado um conversor analógico-digital baseado na técnica de aproximação sucessiva e num regime monotônico de chaveamento capacitivo. O conversor analógicodigital foi concebido para operar no modo assíncrono e utilizar um comparador dinâmico double-tail. Foi utilizado um kit de processo da tecnologia (PDK) de 180 nm e uma ferramenta automática de projeto de circuitos eletrônicos analógicos. O fluxo de projeto contemplou as seguintes etapas: concepção dos circuitos, dimensionamento dos componentes, simulações em regime estacionário e regime dinâmico (em nível de esquemático e em nível de leiaute), além de avaliações de funcionalidade e de desempenho. Projetou-se um circuito de tensão de referência baseado na topologia beta multiplier voltage reference para ser usado com o conversor analógico-digital. Desse circuito de tensão de referência obteve-se 1,2 V, exibindo uma taxa de rejeição de fonte de alimentação em 1 kHz de -54,47 dB e um coeficiente de temperatura de 23,99 ppm/°C na faixa de -40 °C a 175 °C; esses valores foram obtidos a partir de simulações em nível de leiaute. O desenvolvimento do conversor foi feito em nível de esquemático, usando-se um comparador dinâmico double-tail com entradas do tipo PMOS, capacitores do tipo metal-isolador-metal (usou-se capacitores unitários de 5,36 fF - valor mínimo disponível no PDK) e a topologia bootstrap para o circuito de entrada do conversor. O conversor analógico-digital é alimentado com 1,8 V, opera a uma taxa de conversão de 30 MHz, converte sinais diferenciais de entrada (≤ 3,4 V) com resolução de 10 bits codificados em excesso de K e apresenta um consumo médio de 1,14 mW na conversão de um sinal de entrada de 14,74 MHz; esses valores foram obtidos a partir de simulações em nível de esquemático. Os resultados apresentados corroboram a corretude do fluxo de projeto utilizado, bem como a exequibilidade do conversor analógico-digital projetado, em termos de resolução (10 bits), de taxa de conversão (30 MHz) e de consumo médio (1,14 mW).
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Centro de Engenharia Elétrica e Informática - CEEI	pt_BR
dc.publisher.program	PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA	pt_BR
dc.publisher.initials	UFCG	pt_BR
dc.subject.cnpq	Engenharia Elétrica	pt_BR
dc.title	Projeto de um conversor analógico-digital por aproximação sucessiva com regime monotônico de chaveamento capacitivo.	pt_BR
dc.date.issued	2019-07-15
dc.identifier.uri	http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/26802
dc.date.accessioned	2022-08-31T17:18:53Z
dc.date.available	2022-08-31
dc.date.available	2022-08-31T17:18:53Z
dc.type	Dissertação	pt_BR
dc.subject	Conversor Analógico-Digital	pt_BR
dc.subject	Chaveamento Monotônico	pt_BR
dc.subject	Modo Assíncrono	pt_BR
dc.subject	Microeletrônica	pt_BR
dc.subject	Analog-Digital Converter	pt_BR
dc.subject	Monotonic Switching	pt_BR
dc.subject	Asynchronous Mode	pt_BR
dc.subject	Microelectronics	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.creator	COSTA FILHO, Antonio Agripino da.
dc.publisher	Universidade Federal de Campina Grande	pt_BR
dc.language	por	pt_BR
dc.title.alternative	Design of an analog-to-digital converter by successive approximation with monotonic capacitive switching regime.	pt_BR
dc.identifier.citation	COSTA FILHO, Antonio Agripino da. Projeto de um conversor analógico-digital por aproximação sucessiva com regime monotônico de chaveamento capacitivo. 2019. 98 fl. Dissertação (Mestrado em Engenharia Elétrica), Programa de Pós-Graduação em Engenharia Elétrica, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande - Paraíba - Brasil, 2019.	pt_BR
dc.description.resumen	In this work, an analog-digital converter based on the successive approximation technique and a monotonic capacitive switching regime was designed. The analog-digital converter is designed to operate in asynchronous mode and use a double-tail dynamic comparator. A 180 nm process design kit (PDK) and an analog electronic circuit design automatic tool were used. The project flow included the following steps: circuit design, component sizing, steady state and dynamic simulations (schematic and layout level), as well as functionality and performance evaluations. A reference voltage circuit based on the beta multiplier voltage reference topology has been designed for use with the analog-digital converter. From this reference voltage circuit was obtained 1.2 V, exhibiting a 1 kHz power supply rejection rate of -54.47 dB and a temperature coefficient of 23.99 ppm/°C in the range of -40 °C at 175 °C; these values were obtained from layout level simulations. The converter was developed at the schematic level, using a double-tail dynamic comparator with PMOS inputs, metalisolator-metal capacitors (5.36 fF unit capacitors - minimum available value at PDK) and the bootstrap topology for the drive input circuit. The analog-digital converter is powered by 1.8 V, operates at a conversion rate of 30 MHz, converts input differential signals (≤ 3.4 V) with 10 bit encoded resolution in excess-K and has an average consumption of 1.14 mW in converting a 14.74 MHz input signal; these values were obtained from schematic level simulations. The results presented corroborate the correctness of the project flow used, as well as the feasibility of the projected analog-digital converter, in terms of resolution (10 bits), conversion rate (30 MHz) and average consumption (1.14 mW).