Desenvolvimento de um gerador de banco de registradores em hardware.

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dc.creator.ID	FARIAS, G. V.	pt_BR
dc.contributor.advisor1	SANTOS JÚNIOR, Gutemberg Gonçalves dos.
dc.contributor.advisor1ID	SANTOS JÚNIOR, G. G.	pt_BR
dc.contributor.advisor1Lattes	http://lattes.cnpq.br/0204301941083935	pt_BR
dc.contributor.referee1	MORAIS, Marcos Ricardo Alcântara.
dc.contributor.referee1ID	MORAIS, M. R. A.	pt_BR
dc.contributor.referee1Lattes	http://lattes.cnpq.br/6425114303423453	pt_BR
dc.description.resumo	Este trabalho apresenta o desenvolvimento de uma ferramenta automatizada para a geração de bancos de registradores em hardware (SystemVerilog) utilizando Python. A ferramenta tem como objetivo reduzir o tempo de desenvolvimento de ASICS e minimizar erros manuais. O projeto implementa o AMBA APB como protocolo de comunicação, garantindo flexibilidade e adaptabilidade a diferentes arquiteturas. Os resultados mostram que a solução proposta é eficaz para melhorar a produtividade e a qualidade dos projetos de hardware, além de oferecer potencial para expansões futuras.	pt_BR
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Centro de Engenharia Elétrica e Informática - CEEI	pt_BR
dc.publisher.initials	UFCG	pt_BR
dc.subject.cnpq	Engenharia Elétrica	pt_BR
dc.title	Desenvolvimento de um gerador de banco de registradores em hardware.	pt_BR
dc.date.issued	2024-10-24
dc.description.abstract	This work presents the development of an automated tool for generating register banks in hardware (SystemVerilog) using Python. The tool aims to reduce the development time of ASICs and minimize manual errors. The project implements AMBA APB as the communication protocol, ensuring flexibility and adaptability to different architectures. The results show that the proposed solution is effective in improving the productivity and quality of hardware designs, while also offering potential for future expansions.	pt_BR
dc.identifier.uri	http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/38727
dc.date.accessioned	2024-10-25T19:35:16Z
dc.date.available	2024-10-25
dc.date.available	2024-10-25T19:35:16Z
dc.type	Trabalho de Conclusão de Curso	pt_BR
dc.subject	Bancos de Registradores	pt_BR
dc.subject	Geração Automatizada	pt_BR
dc.subject	Python	pt_BR
dc.subject	SystemVerilog	pt_BR
dc.subject	Register Banks	pt_BR
dc.subject	Automated Generation	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.creator	FARIAS, Gustavo Vilar de.
dc.publisher	Universidade Federal de Campina Grande	pt_BR
dc.language	por	pt_BR
dc.title.alternative	Development of a hardware register bank generator.	pt_BR
dc.identifier.citation	FARIAS, Gustavo Vilar de. Desenvolvimento de um gerador de banco de registradores em hardware. 2024. 32 f. Monografia (Bacharelado em Engenharia Elétrica) - Universidade Federal de Campina Grande, Centro de Engenharia Elétrica e Informática, Campina Grande, Paraíba, Brasil, 2024. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/38727	pt_BR