Verificação de artefatos de diagramas de classe UML através da aplicação de testes de design.

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Campus Campina Grande | Centro de Engenharia Elétrica e Informática - CEEI
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PÓS-GRADUAÇÃO EM CIÊNCIA DA COMPUTAÇÃO
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Mestrado em Ciência da Computação.
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dc.creator.ID	PIRES, Waldemar	pt_BR
dc.creator.Lattes	http://lattes.cnpq.br/8662463350773114	pt_BR
dc.contributor.advisor1	RAMALHO, Franklin de Souza.
dc.contributor.advisor1ID	Ramalho, F. S.	pt_BR
dc.contributor.advisor1Lattes	http://lattes.cnpq.br/2469816352786812	pt_BR
dc.contributor.advisor2	GUERRERO, Dalton Dário Serey.
dc.contributor.advisor2ID	GUERRERO, D. D. S.	pt_BR
dc.contributor.advisor2Lattes	http://lattes.cnpq.br/2050632960242405	pt_BR
dc.contributor.referee1	MASSONI , Tiago Lima.
dc.contributor.referee2	PIRES, Paulo de Figueiredo.
dc.description.resumo	Neste trabalho investigamos e propomos uma técnica completamente automática para executar verificação de conformidade entre uma implementação de um sistema em Java e seu design expresso através de diagrama de classe UML. Essa verificação é realizada através de testes de design, um tipo de teste automático que verifica a conformidade de uma implementação em relação às regras de design expressadas através de código de teste. Definimos templates de testes de design para os artefatos mais usuais do diagrama de classe UML. E desenvolvemos a ferramenta UDT (UML Design Tester) baseada na abordagem MDA, capaz de aplicar esses templates sobre os elementos do diagrama de classe para gerar automaticamente os testes de design específicos para cada um dos elementos. Por fim, validamos nossa técnica através de um estudo de caso, o qual verifica a conformidade entre um sistema real (Findbugs) e o seu diagrama de classe gerado através de engenharia reversa. Adotamos essa abordagem para validação, pois não conseguimos identificar nenhum sistema com mais de 1000 classes que disponibilizasse o código do sistema e o seu design especificado em Diagramas de classes.	pt_BR
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Centro de Engenharia Elétrica e Informática - CEEI	pt_BR
dc.publisher.program	PÓS-GRADUAÇÃO EM CIÊNCIA DA COMPUTAÇÃO	pt_BR
dc.publisher.initials	UFCG	pt_BR
dc.subject.cnpq	Ciência da Computação	pt_BR
dc.title	Verificação de artefatos de diagramas de classe UML através da aplicação de testes de design.	pt_BR
dc.date.issued	2009-04-17
dc.description.abstract	In this work we propose and investigate a completely automatic technique to execute conformance verification between an implementation in Java and its design expressed by UML class diagram. This verification is performed through design tests, a kind of automatic test capable of verifing conformance of an implementation against design rules expressed by code. We define a design test templates to eachmost usual UML class diagram artifacts. And, we developed the UDT tool (UML Design Tester) 100% MDAbased, this tool is able to apply the templates over the class diagram elements in order to automatically generate the specific design tests for each of these elements. Concluding, we evaluated our technique using as case study that verifies the conformance between a real (Findbugs) system and its generated by reverse engineering.	pt_BR
dc.identifier.uri	http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/7742
dc.date.accessioned	2019-10-07T10:17:24Z
dc.date.available	2019-10-07
dc.date.available	2019-10-07T10:17:24Z
dc.type	Dissertação	pt_BR
dc.subject	Modelagem e Simulação de Sistemas	pt_BR
dc.subject	Garantia de Qualidade de Programas	pt_BR
dc.subject	Testes de Validação	pt_BR
dc.subject	Administração de Desenvolvimento de Programas	pt_BR
dc.subject	Systems Modeling and Simulation	pt_BR
dc.subject	Program Quality Assurance	pt_BR
dc.subject	Validation Tests	pt_BR
dc.subject	Program Development Administration	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.creator	FERREIRA NETO, Waldemar Pires.
dc.publisher	Universidade Federal de Campina Grande	pt_BR
dc.language	por	pt_BR
dc.title.alternative	Checking class diagram artifacts UML by applying design tests.	pt_BR
dc.description.sponsorship	Capes	pt_BR
dc.relation	FAPESQ	pt_BR
dc.identifier.citation	FERREIRA NETO, W. P. Verificação de artefatos de diagramas de classe UML através da aplicação de testes de design. 2009. 127 f. Dissertação (Mestrado em Ciência da Computação) – Pós-Graduação em Ciência da Computação, Centro de Engenharia Elétrica e Informática, Universidade Federal de Campina Grande, Paraíba, Brasil, 2009. Disponível em: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/7742	pt_BR